JPH0897226A - Ｐｎｐトランジスタ、半導体集積回路、半導体装置の製造方法及び半導体集積回路の製造方法 - Google Patents
Ｐｎｐトランジスタ、半導体集積回路、半導体装置の製造方法及び半導体集積回路の製造方法Info
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- JPH0897226A JPH0897226A JP6229890A JP22989094A JPH0897226A JP H0897226 A JPH0897226 A JP H0897226A JP 6229890 A JP6229890 A JP 6229890A JP 22989094 A JP22989094 A JP 22989094A JP H0897226 A JPH0897226 A JP H0897226A
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】
【目的】 ＰＮＰトランジスタの高速化を達成し、ＮＰ
Ｎトランジスタとの間で真のコンプリメンタリ回路を実
現できるようにする。 【構成】 ＰＮＰトランジスタのエミッタコンタクト
に、ボロンをドープしたポリシリコン層１３を設ける。
このポリシリコン層１３は、不純物をドープしないポリ
シリコン層１０とボロンの拡散源であるボロンドープ膜
１１とを全面に積層し、その後、フォトレジスト１２に
より、エミッタコンタクト８の上のみにこれらを選択的
に残し、熱処理を行なって形成する。ボロンドープ膜１
１からのポリシリコン層１０へのボロンの拡散に引続い
てポリシリコン層１０からＮ型領域６にボロンが拡散
し、Ｐ型エミッタ領域１４が形成される。
Ｎトランジスタとの間で真のコンプリメンタリ回路を実
現できるようにする。 【構成】 ＰＮＰトランジスタのエミッタコンタクト
に、ボロンをドープしたポリシリコン層１３を設ける。
このポリシリコン層１３は、不純物をドープしないポリ
シリコン層１０とボロンの拡散源であるボロンドープ膜
１１とを全面に積層し、その後、フォトレジスト１２に
より、エミッタコンタクト８の上のみにこれらを選択的
に残し、熱処理を行なって形成する。ボロンドープ膜１
１からのポリシリコン層１０へのボロンの拡散に引続い
てポリシリコン層１０からＮ型領域６にボロンが拡散
し、Ｐ型エミッタ領域１４が形成される。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置とその製造
方法に関し、特に、高速用、高周波用のバイポーラトラ
ンジスタに関する。
方法に関し、特に、高速用、高周波用のバイポーラトラ
ンジスタに関する。
【０００２】
【従来の技術】近年、バイポーラトランジスタ、とりわ
けＮＰＮ型トランジスタの高速化、高性能化が著しく進
んでいる。また、計測器やメモリ・テスタにおいても、
半導体デバイスの高性能化に対応して、高速化が要求さ
れている。ＮＰＮトランジスタの高速化、高性能化にあ
わせ、ＮＰＮトランジスタとのコンプリメンタリ（相補
的）回路で使用されるＰＮＰトランジスタの高速化、高
性能化が切望されてきている。
けＮＰＮ型トランジスタの高速化、高性能化が著しく進
んでいる。また、計測器やメモリ・テスタにおいても、
半導体デバイスの高性能化に対応して、高速化が要求さ
れている。ＮＰＮトランジスタの高速化、高性能化にあ
わせ、ＮＰＮトランジスタとのコンプリメンタリ（相補
的）回路で使用されるＰＮＰトランジスタの高速化、高
性能化が切望されてきている。
【０００３】しかしながら、ＰＮＰトランジスタの高速
化はＮＰＮトランジスタほどには進んでいないのが現状
である。周知のように、バイポーラトランジスタの高速
性を示すパラメータとして、トランジション周波数（Tr
ansition frequency)ｆTがある。ｆTを支配するパラメ
ータは、(i)ベース中を走行する少数キャリャのスピー
ド、(ii)ベース幅すなわちエミッタ及びベース接合の深
さである。ＰＮＰトランジスタの高速性を阻害する要因
としては、第一に、ＰＮＰトランジスタのベース中の少
数キャリャが正孔（ホール）であるため、少数キャリャ
として電子（エレクトロン）を使用するＮＰＮトランジ
スタに比べて少数キャリアの移動スピードが物理的に低
速であること、第二に、ベース幅の制御性がＮＰＮトラ
ンジスタの場合ほどには考慮されてこなかったために、
狭少なベース幅と浅い接合がなかなか実現できなかった
こと、が挙げられ、これらの要因がＰＮＰトランジスタ
の高速化が進まない理由の大きなものである。ここで挙
げた要因のうち第２の要因は、デバイスの構造、製法に
関わる問題であり、本発明もまさにこの問題を取扱う。
化はＮＰＮトランジスタほどには進んでいないのが現状
である。周知のように、バイポーラトランジスタの高速
性を示すパラメータとして、トランジション周波数（Tr
ansition frequency)ｆTがある。ｆTを支配するパラメ
ータは、(i)ベース中を走行する少数キャリャのスピー
ド、(ii)ベース幅すなわちエミッタ及びベース接合の深
さである。ＰＮＰトランジスタの高速性を阻害する要因
としては、第一に、ＰＮＰトランジスタのベース中の少
数キャリャが正孔（ホール）であるため、少数キャリャ
として電子（エレクトロン）を使用するＮＰＮトランジ
スタに比べて少数キャリアの移動スピードが物理的に低
速であること、第二に、ベース幅の制御性がＮＰＮトラ
ンジスタの場合ほどには考慮されてこなかったために、
狭少なベース幅と浅い接合がなかなか実現できなかった
こと、が挙げられ、これらの要因がＰＮＰトランジスタ
の高速化が進まない理由の大きなものである。ここで挙
げた要因のうち第２の要因は、デバイスの構造、製法に
関わる問題であり、本発明もまさにこの問題を取扱う。
【０００４】図７(a),(b)は、それぞれ、従来技術によ
る縦型ＰＮＰトランジスタ、縦型ＮＰＮトランジスタの
構成例を示す模式断面図である。以下、本明細書中にお
いて、特に断らない限り、トランジスタは縦型トランジ
スタであるものとする。
る縦型ＰＮＰトランジスタ、縦型ＮＰＮトランジスタの
構成例を示す模式断面図である。以下、本明細書中にお
いて、特に断らない限り、トランジスタは縦型トランジ
スタであるものとする。
【０００５】図７(a)のＰＮＰトランジスタは、Ｐ型基
板６１上にＰ型エピタキシャル層６２を成長させ、選択
的にＮ型ベース領域６４を形成し、その後、Ｎ型ベース
領域６４中にＰ型エミッタ領域６５を形成することによ
り、製造される。コンタクトホールとなる部分以外の表
面には、絶縁膜６３が設けられている。
板６１上にＰ型エピタキシャル層６２を成長させ、選択
的にＮ型ベース領域６４を形成し、その後、Ｎ型ベース
領域６４中にＰ型エミッタ領域６５を形成することによ
り、製造される。コンタクトホールとなる部分以外の表
面には、絶縁膜６３が設けられている。
【０００６】一方、図７(b)のＮＰＮトランジスタの製
法の概要は以下のようなものである。すなわち、まずＮ
型基板６６上にＮ型エピタキシャル層６７を成長させ、
選択的にＰ型ベース領域６８を形成し、その後、絶縁膜
６３にコンタクト７１を開口する。そして、例えば、ヒ
素（Ａｓ）をドープしたポリシリコン層７０を成長させ
た後、エミッタとなるべき個所を残してこのポリシリコ
ン層７０を選択的にエッチングし、高温でのアニールに
よってＰ型ベース領域６８中にＮ型エミッタ領域６９を
形成する。
法の概要は以下のようなものである。すなわち、まずＮ
型基板６６上にＮ型エピタキシャル層６７を成長させ、
選択的にＰ型ベース領域６８を形成し、その後、絶縁膜
６３にコンタクト７１を開口する。そして、例えば、ヒ
素（Ａｓ）をドープしたポリシリコン層７０を成長させ
た後、エミッタとなるべき個所を残してこのポリシリコ
ン層７０を選択的にエッチングし、高温でのアニールに
よってＰ型ベース領域６８中にＮ型エミッタ領域６９を
形成する。
【０００７】この一連のプロセスによって製造されるＮ
ＰＮトランジスタにおいて、上述したポリシリコン層７
０の存在は、特性を向上させる上で非常に重要である。
以下にその理由を説明する。まず第１に、ポリシリコン
層の存在（あるいは、シリコン基板との界面に存在する
酸化膜の影響によるとも言われる）により、エミッタか
らベースへの注入効率が増加するため、直流電流増幅率
ｈFEの向上が容易である。したがって、同一のｈFE（例
えば８０）を得ようとするときに、ポリシリコン層を設
けない場合に比べてより短時間のアニールで済むため、
より浅い接合、すなわちより狭いベース幅を実現できる
からである。第２に、酸化膜におけるエミッタ開口部が
ポリシリコン層で覆われているため、この開口部上に形
成されるべきエミッタ電極（Ａｌ及びその合金、あるい
はＡｕなどからなる）とエミッタ接合とが隔てられるこ
ととなり、エミッタの接合破壊を防止することができる
からである。エミッタ開口部にポリシリコン層がない場
合、浅い接合であればあるほどエミッタの接合破壊が生
じやすい。すなわち、エミッタ開口部にＡｓなどのＮ型
不純物をドープしたポリシリコン層を設けることによっ
て、極めて浅いエミッタ接合を容易に安定して形成で
き、特性の向上と信頼度向上を両立させることができ
る。
ＰＮトランジスタにおいて、上述したポリシリコン層７
０の存在は、特性を向上させる上で非常に重要である。
以下にその理由を説明する。まず第１に、ポリシリコン
層の存在（あるいは、シリコン基板との界面に存在する
酸化膜の影響によるとも言われる）により、エミッタか
らベースへの注入効率が増加するため、直流電流増幅率
ｈFEの向上が容易である。したがって、同一のｈFE（例
えば８０）を得ようとするときに、ポリシリコン層を設
けない場合に比べてより短時間のアニールで済むため、
より浅い接合、すなわちより狭いベース幅を実現できる
からである。第２に、酸化膜におけるエミッタ開口部が
ポリシリコン層で覆われているため、この開口部上に形
成されるべきエミッタ電極（Ａｌ及びその合金、あるい
はＡｕなどからなる）とエミッタ接合とが隔てられるこ
ととなり、エミッタの接合破壊を防止することができる
からである。エミッタ開口部にポリシリコン層がない場
合、浅い接合であればあるほどエミッタの接合破壊が生
じやすい。すなわち、エミッタ開口部にＡｓなどのＮ型
不純物をドープしたポリシリコン層を設けることによっ
て、極めて浅いエミッタ接合を容易に安定して形成で
き、特性の向上と信頼度向上を両立させることができ
る。
【０００８】一方、図７(a)に示されるように従来のＰ
ＮＰトランジスタにおいては、Ｐ型エミッタ領域６５上
には、Ｐ型不純物を含んだポリシリコン層が存在しな
い。その理由として、ＰＮＰトランジスタのＰ型エミッ
タ領域に対するドーパントとして固溶度等の点からボロ
ン（Ｂ）が使用されているが、不純物をドープしていな
いポリシリコンに比べて、ボロンをドープしたポリシリ
コン層にはエッチングレートが極めて遅くなるという特
徴があるということが挙げられる。ＮＰＮトランジスタ
におけるエミッタ開口部上のポリシリコン層の形成に
は、In situ（その場）にドープされたＤＯＰＯＳ(Dope
d Polysilicon)やイオン注入ポリシリコンが採用されて
いるが、これらの方法をＰＮＰトランジスタに適用しよ
うとしてもポリシリコン層の加工が事実上できないの
で、結局、ＰＮＰトランジスタにおいては、Ｐ型不純物
を含んだポリシリコン層をエミッタ開口部に設けること
はできない。したがって、上述したＮＰＮトランジスタ
においてＡｓをドープしたポリシリコン層を設けた場合
と全く反対の理由により、ＰＮＰトランジスタでは、浅
い接合を形成できず、このため、高速化を達成できなか
った。
ＮＰトランジスタにおいては、Ｐ型エミッタ領域６５上
には、Ｐ型不純物を含んだポリシリコン層が存在しな
い。その理由として、ＰＮＰトランジスタのＰ型エミッ
タ領域に対するドーパントとして固溶度等の点からボロ
ン（Ｂ）が使用されているが、不純物をドープしていな
いポリシリコンに比べて、ボロンをドープしたポリシリ
コン層にはエッチングレートが極めて遅くなるという特
徴があるということが挙げられる。ＮＰＮトランジスタ
におけるエミッタ開口部上のポリシリコン層の形成に
は、In situ（その場）にドープされたＤＯＰＯＳ(Dope
d Polysilicon)やイオン注入ポリシリコンが採用されて
いるが、これらの方法をＰＮＰトランジスタに適用しよ
うとしてもポリシリコン層の加工が事実上できないの
で、結局、ＰＮＰトランジスタにおいては、Ｐ型不純物
を含んだポリシリコン層をエミッタ開口部に設けること
はできない。したがって、上述したＮＰＮトランジスタ
においてＡｓをドープしたポリシリコン層を設けた場合
と全く反対の理由により、ＰＮＰトランジスタでは、浅
い接合を形成できず、このため、高速化を達成できなか
った。
【０００９】集積回路上でコンプリメンタリ回路を構成
しようとした場合、ＮＰＮトランジスタについては例え
ばｆTとして１０〜２０ＧＨｚを実現できたとしても、
ＰＮＰトランジスタの側ではせいぜい１〜４ＧＨｚ程度
のｆTしか実現できず、真のコンプリメンタリ回路とは
程遠いものしか得られない。また、上述した縦型ＰＮＰ
トランジスタの他に横型ＰＮＰトランジスタ（ラテラル
ＰＮＰトランジスタ）が存在するが、この横型ＰＮＰト
ランジスタでは、基板表面に対してキャリアが横方向に
移動する構成となっており、このためベース幅がリソグ
ラフィ等の限界で支配されることとなり、縦型ＰＮＰト
ランジスタにもはるかに劣る特性（ｆTが約５ＭＨｚ）
しか実現できない。かかる従来のコンプリメンタリ回路
が有している問題点を改善するための技術が、例えば特
開昭５９−１１３６５８、特開昭６０−６５５６６、特
開昭６３−１８６７１などの公報に開示されている。
しようとした場合、ＮＰＮトランジスタについては例え
ばｆTとして１０〜２０ＧＨｚを実現できたとしても、
ＰＮＰトランジスタの側ではせいぜい１〜４ＧＨｚ程度
のｆTしか実現できず、真のコンプリメンタリ回路とは
程遠いものしか得られない。また、上述した縦型ＰＮＰ
トランジスタの他に横型ＰＮＰトランジスタ（ラテラル
ＰＮＰトランジスタ）が存在するが、この横型ＰＮＰト
ランジスタでは、基板表面に対してキャリアが横方向に
移動する構成となっており、このためベース幅がリソグ
ラフィ等の限界で支配されることとなり、縦型ＰＮＰト
ランジスタにもはるかに劣る特性（ｆTが約５ＭＨｚ）
しか実現できない。かかる従来のコンプリメンタリ回路
が有している問題点を改善するための技術が、例えば特
開昭５９−１１３６５８、特開昭６０−６５５６６、特
開昭６３−１８６７１などの公報に開示されている。
【００１０】
【発明が解決しようとする課題】しかしながら、これら
の公報に開示された技術では、ＰＮＰトランジスタの特
性をＮＰＮトランジスタに匹敵するまでに向上させ、真
のコンプリメンタリ回路を実現させることは不可能であ
る。まず、特開昭５９−１１３６５８号公報に開示され
た技術は、ｎ型基板上のＰ型エピタキシャル層中に横型
ＮＰＮトランジスタと縦型ＰＮＰトランジスタを形成す
るものであり、両者のトランジスタのｆTの差は小さく
なるが、全体としての高速化は実現できない。特開昭６
０−６５５６６号公報では横型ＰＮＰトランジスタの高
速化の技術が開示されているが、実際に実現できるｆT
はせいぜい十数ＭＨｚ程度である。また、特開昭６３−
１８６７１に開示された技術では、従来手法を使用しつ
つＰＮＰトランジスタのエミッタ領域となるＰ型層をＮ
ＰＮトランジスタのベース領域となるＰ型層より浅く形
成することを特徴とするが、上述の説明からも明らかな
ように、エミッタの接合破壊という信頼性上の問題やｈ
FEの向上が図られないという点から自ずと限界があり、
十分なる高速化を達成することが困難である。
の公報に開示された技術では、ＰＮＰトランジスタの特
性をＮＰＮトランジスタに匹敵するまでに向上させ、真
のコンプリメンタリ回路を実現させることは不可能であ
る。まず、特開昭５９−１１３６５８号公報に開示され
た技術は、ｎ型基板上のＰ型エピタキシャル層中に横型
ＮＰＮトランジスタと縦型ＰＮＰトランジスタを形成す
るものであり、両者のトランジスタのｆTの差は小さく
なるが、全体としての高速化は実現できない。特開昭６
０−６５５６６号公報では横型ＰＮＰトランジスタの高
速化の技術が開示されているが、実際に実現できるｆT
はせいぜい十数ＭＨｚ程度である。また、特開昭６３−
１８６７１に開示された技術では、従来手法を使用しつ
つＰＮＰトランジスタのエミッタ領域となるＰ型層をＮ
ＰＮトランジスタのベース領域となるＰ型層より浅く形
成することを特徴とするが、上述の説明からも明らかな
ように、エミッタの接合破壊という信頼性上の問題やｈ
FEの向上が図られないという点から自ずと限界があり、
十分なる高速化を達成することが困難である。
【００１１】本発明の目的は、真に高速でありかつ高信
頼度のＰＮＰトランジスタと、このＰＮＰトランジスタ
を用いたコンプリメンタリ回路や集積回路の実現を図る
ことにある。
頼度のＰＮＰトランジスタと、このＰＮＰトランジスタ
を用いたコンプリメンタリ回路や集積回路の実現を図る
ことにある。
【００１２】
【課題を解決するための手段】本発明のＰＮＰトランジ
スタは、エミッタコンタクトが形成されたＰＮＰトラン
ジスタにおいて、前記エミッタコンタクト上に、Ｐ型不
純物を含有するポリシリコン層が選択的に形成されてい
る。
スタは、エミッタコンタクトが形成されたＰＮＰトラン
ジスタにおいて、前記エミッタコンタクト上に、Ｐ型不
純物を含有するポリシリコン層が選択的に形成されてい
る。
【００１３】本発明の半導体集積回路は、一導電型の基
板上にＰＮＰトランジスタとＮＰＮトランジスタとを有
する半導体集積回路において、前記ＰＮＰトランジスタ
が同一導電型のエミッタ及びコレクタを有し、前記ＰＮ
Ｐトランジスタのエミッタコンタクト上に同一導電型の
不純物を含有するポリシリコン層が選択的に形成され、
前記ＮＰＮトランジスタが反対導電型のエミッタを有
し、前記ＮＰＮトランジスタのエミッタコンタクト上に
反対導電型のポリシリコン層が形成されている。
板上にＰＮＰトランジスタとＮＰＮトランジスタとを有
する半導体集積回路において、前記ＰＮＰトランジスタ
が同一導電型のエミッタ及びコレクタを有し、前記ＰＮ
Ｐトランジスタのエミッタコンタクト上に同一導電型の
不純物を含有するポリシリコン層が選択的に形成され、
前記ＮＰＮトランジスタが反対導電型のエミッタを有
し、前記ＮＰＮトランジスタのエミッタコンタクト上に
反対導電型のポリシリコン層が形成されている。
【００１４】本発明のＣＭＯＳ集積回路は、同一基板上
にＰチャネル型ＭＯＳＦＥＴとＮチャネル型ＭＯＳＦＥ
Ｔとを有するＣＭＯＳ集積回路において、前記Ｐチャネ
ル型ＭＯＳＦＥＴのソース領域及びドレイン領域の上に
Ｐ型不純物を含有するポリシリコン層が選択的に形成さ
れ、前記Ｎチャネル型ＭＯＳＦＥＴのソース領域及びド
レイン領域の上にＮ型不純物を含有するポリシリコン層
が選択的に形成されている。
にＰチャネル型ＭＯＳＦＥＴとＮチャネル型ＭＯＳＦＥ
Ｔとを有するＣＭＯＳ集積回路において、前記Ｐチャネ
ル型ＭＯＳＦＥＴのソース領域及びドレイン領域の上に
Ｐ型不純物を含有するポリシリコン層が選択的に形成さ
れ、前記Ｎチャネル型ＭＯＳＦＥＴのソース領域及びド
レイン領域の上にＮ型不純物を含有するポリシリコン層
が選択的に形成されている。
【００１５】本発明のＢｉ−ＣＭＯＳ集積回路は、本発
明の記載の半導体集積回路において、前記基板内にＰチ
ャンネル型ＭＯＳＦＥＴ及びＮチャンネル型ＭＯＳＦＥ
Ｔがさらに形成され、前記Ｐチャネル型ＭＯＳＦＥＴの
ソース領域及びドレイン領域の上にＰ型不純物を含有す
るポリシリコン層が選択的に形成され、前記Ｎチャネル
型ＭＯＳＦＥＴのソース領域及びドレイン領域の上にＮ
型不純物を含有するポリシリコン層が選択的に形成され
ている。
明の記載の半導体集積回路において、前記基板内にＰチ
ャンネル型ＭＯＳＦＥＴ及びＮチャンネル型ＭＯＳＦＥ
Ｔがさらに形成され、前記Ｐチャネル型ＭＯＳＦＥＴの
ソース領域及びドレイン領域の上にＰ型不純物を含有す
るポリシリコン層が選択的に形成され、前記Ｎチャネル
型ＭＯＳＦＥＴのソース領域及びドレイン領域の上にＮ
型不純物を含有するポリシリコン層が選択的に形成され
ている。
【００１６】本発明の半導体装置の製造方法は、第１の
導電型の基板上に、選択的に第２の導電型の領域を形成
し、その後、不純物をドープしていないポリシリコン層
と前記第１の導電型の不純物を含む膜とを成長させ、選
択的に前記ポリシリコン層と前記膜のエッチングを行な
い、熱処理を行なって、前記第２の導電型の領域中に第
１の導電型の領域を形成する。
導電型の基板上に、選択的に第２の導電型の領域を形成
し、その後、不純物をドープしていないポリシリコン層
と前記第１の導電型の不純物を含む膜とを成長させ、選
択的に前記ポリシリコン層と前記膜のエッチングを行な
い、熱処理を行なって、前記第２の導電型の領域中に第
１の導電型の領域を形成する。
【００１７】本発明の半導体集積回路の製造方法は、第
１の導電型の基板上に第２の導電型の第１の領域を形成
し、その後、第１の導電型の領域を選択的に形成し、選
択的に形成された前記第１の導電型の領域中にさらに第
２の導電型の第２の領域を選択的に形成する半導体集積
回路の製造方法において、前記第２の導電型の第１の領
域の形成後、不純物をドープしていないポリシリコン層
を全面に成長させる工程と、第１の導電型の不純物を含
有する膜を前記ポリシリコン層上に選択的に形成する工
程と、第２の導電型の不純物を前記ポリシリコン層にイ
オン注入する工程と、前記膜の直下の部分のポリシリコ
ン層を残しつつ、前記イオン注入を受けたポリシリコン
層を選択的に残す工程と、熱処理を行ない、前記ポリシ
リコン層からの拡散によって前記第１の導電型の領域及
び前記第２の導電型の第２の領域を選択的に形成する工
程とを有する。
１の導電型の基板上に第２の導電型の第１の領域を形成
し、その後、第１の導電型の領域を選択的に形成し、選
択的に形成された前記第１の導電型の領域中にさらに第
２の導電型の第２の領域を選択的に形成する半導体集積
回路の製造方法において、前記第２の導電型の第１の領
域の形成後、不純物をドープしていないポリシリコン層
を全面に成長させる工程と、第１の導電型の不純物を含
有する膜を前記ポリシリコン層上に選択的に形成する工
程と、第２の導電型の不純物を前記ポリシリコン層にイ
オン注入する工程と、前記膜の直下の部分のポリシリコ
ン層を残しつつ、前記イオン注入を受けたポリシリコン
層を選択的に残す工程と、熱処理を行ない、前記ポリシ
リコン層からの拡散によって前記第１の導電型の領域及
び前記第２の導電型の第２の領域を選択的に形成する工
程とを有する。
【００１８】
【作用】本発明では、不純物をドープしていないポリシ
リコン層とボロンを含む膜とを積層し、この状態でパタ
ーニングを行なったのちに、熱処理を行ない、パターニ
ング後のポリシリコン層にボロンを拡散させるとともに
半導体のＮ型領域内にもボロンを拡散させてＰ型領域を
形成する。ポリシリコン層上のボロンを含む膜は、ボロ
ンの拡散源として用いている。これにより、ＰＮＰバイ
ポーラトランジスタであれば、エミッタ領域がボロンを
ドープしたポリシリコン層で覆われているために、ｈFE
が向上して浅い接合が可能となり高速化が達成するとと
もに、エミッタ接合の信頼性が高められる。本発明で
は、ボロンをドープしない段階でポリシリコン層をパタ
ーニングし、その後、ボロンを拡散させることにより、
ボロンをドープしたポリシリコンは加工が困難であると
いう問題点を解決している。
リコン層とボロンを含む膜とを積層し、この状態でパタ
ーニングを行なったのちに、熱処理を行ない、パターニ
ング後のポリシリコン層にボロンを拡散させるとともに
半導体のＮ型領域内にもボロンを拡散させてＰ型領域を
形成する。ポリシリコン層上のボロンを含む膜は、ボロ
ンの拡散源として用いている。これにより、ＰＮＰバイ
ポーラトランジスタであれば、エミッタ領域がボロンを
ドープしたポリシリコン層で覆われているために、ｈFE
が向上して浅い接合が可能となり高速化が達成するとと
もに、エミッタ接合の信頼性が高められる。本発明で
は、ボロンをドープしない段階でポリシリコン層をパタ
ーニングし、その後、ボロンを拡散させることにより、
ボロンをドープしたポリシリコンは加工が困難であると
いう問題点を解決している。
【００１９】
【実施例】次に本発明の実施例について、図面を参照し
て説明する。
て説明する。
【００２０】《実施例１》この実施例は、本発明に基づ
いた単体のＰＮＰトランジスタの例である。このＰＮＰ
トランジスタの製造工程が、図１(a),(b)および図２
(a),(b)に順を追って示されている。
いた単体のＰＮＰトランジスタの例である。このＰＮＰ
トランジスタの製造工程が、図１(a),(b)および図２
(a),(b)に順を追って示されている。
【００２１】まず、高不純物濃度のＰ型基板１を使用
し、このＰ型基板１の一方の表面上にＰ型エピタキシャ
ル層２を成長させ、選択的に分離酸化膜３を形成する。
これにより、Ｐ型エピタキシャル層２の断面形状は台形
となり、かつ、その頂面には分離酸化膜３に連続する第
１の絶縁膜４が設けられた状態となる。その後、フォト
レジスト５を塗布し、Ｐ型エピタキシャル層２の頂面部
分に対応する部位においてフォトレジスト５を選択的に
開口し、フォトレジスト５の開口とその底部に露出して
いる第１の絶縁膜４を介してＮ型不純物（Ｎ型ドーパン
トイオン）をＰ型エピタキシャル層２にイオン注入し
て、ＰＮＰトランジスタのベースとなるＮ型領域６を形
成する［図１(a)］。注入するイオンとしては、例えば
ヒ素（Ａｓ）を用い、注入条件としては、例えば、加速
電圧５０ＫｅＶ，注入量６×１０13ｃｍ-2とする。
し、このＰ型基板１の一方の表面上にＰ型エピタキシャ
ル層２を成長させ、選択的に分離酸化膜３を形成する。
これにより、Ｐ型エピタキシャル層２の断面形状は台形
となり、かつ、その頂面には分離酸化膜３に連続する第
１の絶縁膜４が設けられた状態となる。その後、フォト
レジスト５を塗布し、Ｐ型エピタキシャル層２の頂面部
分に対応する部位においてフォトレジスト５を選択的に
開口し、フォトレジスト５の開口とその底部に露出して
いる第１の絶縁膜４を介してＮ型不純物（Ｎ型ドーパン
トイオン）をＰ型エピタキシャル層２にイオン注入し
て、ＰＮＰトランジスタのベースとなるＮ型領域６を形
成する［図１(a)］。注入するイオンとしては、例えば
ヒ素（Ａｓ）を用い、注入条件としては、例えば、加速
電圧５０ＫｅＶ，注入量６×１０13ｃｍ-2とする。
【００２２】続いて、全面に第２の絶縁膜７を形成し、
その後、第２の絶縁膜７及び第１の絶縁膜４にエミッタ
コンタクト８及びベースコンタクト９を開口する。この
とき、エミッタコンタクト８の底部にはＮ型領域６が露
出するが、ベースコンタクト９の底部には第１の絶縁膜
４が残存するようにしておく。ここで第２の絶縁膜７
は、窒化膜等による表面パッシベーション効果を狙った
ものであって、これを設けることにより耐湿性の向上等
を図ることができるが、特にこの第２の絶縁膜７を設け
なくても本発明の効果を阻害するものではない。そし
て、不純物を添加していないポリシリコン層１０を全面
に成長させ、さらに、ボロンドープ膜１１を成膜する
［図１(b)］。ここでボロンドープ膜１１とは、拡散源
としてボロンを含有する膜のことであり、例えば、ＢＳ
Ｇ（Borosilicate Glass) やＰＢＦ（Poly-Boron-Film)
を使用することができる。膜中のボロン濃度は３〜４×
１０19原子ｃｍ-3以上あればよい。ポリシリコン層１０
の厚さは１００〜４００ｎｍ、ボロンドープ膜１１の厚
さは５０〜３００ｎｍ程度であればよいが、これに限っ
たことではなく、ベースとなるべきＮ型領域６でのヒ素
の注入条件やその後のアニール条件、所望の特性（耐
圧、ｈFE、高周波特性）を考慮して決めることができ
る。また、ポリシリコン層１０は、通常の方法で形成さ
れるもののほか、アモルファスシリコン層をアニールし
て多結晶化させたものでもよい。
その後、第２の絶縁膜７及び第１の絶縁膜４にエミッタ
コンタクト８及びベースコンタクト９を開口する。この
とき、エミッタコンタクト８の底部にはＮ型領域６が露
出するが、ベースコンタクト９の底部には第１の絶縁膜
４が残存するようにしておく。ここで第２の絶縁膜７
は、窒化膜等による表面パッシベーション効果を狙った
ものであって、これを設けることにより耐湿性の向上等
を図ることができるが、特にこの第２の絶縁膜７を設け
なくても本発明の効果を阻害するものではない。そし
て、不純物を添加していないポリシリコン層１０を全面
に成長させ、さらに、ボロンドープ膜１１を成膜する
［図１(b)］。ここでボロンドープ膜１１とは、拡散源
としてボロンを含有する膜のことであり、例えば、ＢＳ
Ｇ（Borosilicate Glass) やＰＢＦ（Poly-Boron-Film)
を使用することができる。膜中のボロン濃度は３〜４×
１０19原子ｃｍ-3以上あればよい。ポリシリコン層１０
の厚さは１００〜４００ｎｍ、ボロンドープ膜１１の厚
さは５０〜３００ｎｍ程度であればよいが、これに限っ
たことではなく、ベースとなるべきＮ型領域６でのヒ素
の注入条件やその後のアニール条件、所望の特性（耐
圧、ｈFE、高周波特性）を考慮して決めることができ
る。また、ポリシリコン層１０は、通常の方法で形成さ
れるもののほか、アモルファスシリコン層をアニールし
て多結晶化させたものでもよい。
【００２３】次に、全面にフォトレジスト１２を塗布
し、フォトリソグラフィ工程により、エミッタコンタク
ト８上にある部分以外のフォトレジスト１２を選択的に
除去する。そして、残存しているフォトレジスト１２を
マスクとして、ボロンドープ膜１１とポリシリコン層１
０をエッチングする［図２(a)］。このとき、ベースコ
ンタクト９の底部には第１の絶縁膜４が残っているの
で、ベースコンタクト９を介してＮ型領域６がエッチン
グされることはない。
し、フォトリソグラフィ工程により、エミッタコンタク
ト８上にある部分以外のフォトレジスト１２を選択的に
除去する。そして、残存しているフォトレジスト１２を
マスクとして、ボロンドープ膜１１とポリシリコン層１
０をエッチングする［図２(a)］。このとき、ベースコ
ンタクト９の底部には第１の絶縁膜４が残っているの
で、ベースコンタクト９を介してＮ型領域６がエッチン
グされることはない。
【００２４】フォトレジスト１２を除去した後、９５０
〜１０００℃でのアニールを行ない、ボロンドープ膜１
１よりポリシリコン層１０にボロンを拡散させ、ボロン
をドープしたポリシリコン層１３とする。そして、この
ボロンをドープしたポリシリコン層１３からＮ型領域６
中にボロンを拡散させ、Ｐ型エミッタ領域１４を形成す
る。その後、ボロンドープ膜１１をフッ酸などで除去
し、ベースコンタクト９内の第１の絶縁膜４を除去し、
ベース電極１５及びエミッタ電極１６を、ベースコンタ
クト９及びポリシリコン層１３上に、それぞれ形成す
る。また、Ｐ型基板１の裏面側にコレクタ電極１７を形
成し、ＰＮＰトランジスタを完成する［図２(b)］。こ
こで、各電極１５〜１７は、Ａｌやその合金、またはＴ
ｉ／Ｐｔ／Ａｕ等の金属を用いて構成される。
〜１０００℃でのアニールを行ない、ボロンドープ膜１
１よりポリシリコン層１０にボロンを拡散させ、ボロン
をドープしたポリシリコン層１３とする。そして、この
ボロンをドープしたポリシリコン層１３からＮ型領域６
中にボロンを拡散させ、Ｐ型エミッタ領域１４を形成す
る。その後、ボロンドープ膜１１をフッ酸などで除去
し、ベースコンタクト９内の第１の絶縁膜４を除去し、
ベース電極１５及びエミッタ電極１６を、ベースコンタ
クト９及びポリシリコン層１３上に、それぞれ形成す
る。また、Ｐ型基板１の裏面側にコレクタ電極１７を形
成し、ＰＮＰトランジスタを完成する［図２(b)］。こ
こで、各電極１５〜１７は、Ａｌやその合金、またはＴ
ｉ／Ｐｔ／Ａｕ等の金属を用いて構成される。
【００２５】《実施例２》次に、コンプリメンタリ回路
を半導体集積回路上に実現する実施例を説明する。図３
(a)〜(c)及び図４(a)〜(c)は、この半導体集積回路の製
造工程を順に示す断面図である。
を半導体集積回路上に実現する実施例を説明する。図３
(a)〜(c)及び図４(a)〜(c)は、この半導体集積回路の製
造工程を順に示す断面図である。
【００２６】まず、通常のプロセスにしたがい、Ｐ型基
板２１上にＮ型埋込層２２、Ｎ型エピタキシャル層２３
を順次形成する［図３(a)］。次に素子分離用のトレン
チ２４を形成し、トレンチ２４内も含めて全面に第１の
絶縁膜２５を形成する。トレンチ２４で挟まれた図示左
側の領域がＮＰＮトランジスタとなるべき領域であり、
図示右側の領域がＰＮＰトランジスタとなるべき領域で
ある。第１の絶縁膜２５上にフォトレジスト２６を塗布
し、フォトレジスト３６を選択的に開口して、例えばボ
ロン（Ｂ+）のイオン注入を行い、ＰＮＰトランジスタ
となるべき領域にＰ型領域２７を形成する［図３
(b)］。このとき、Ｎ型エピタキシャル層２３の不純物
濃度や厚さを考慮してイオン注入条件を決定すれば、Ｎ
型を補償した上でさらに表面から奥に向かって濃度が漸
増するようＰ型不純物のプロファイルが得られる。この
Ｐ型領域２７がＰＮＰトランジスタの埋込領域及びエピ
タキシャル領域すなわちコレクタ領域となる。
板２１上にＮ型埋込層２２、Ｎ型エピタキシャル層２３
を順次形成する［図３(a)］。次に素子分離用のトレン
チ２４を形成し、トレンチ２４内も含めて全面に第１の
絶縁膜２５を形成する。トレンチ２４で挟まれた図示左
側の領域がＮＰＮトランジスタとなるべき領域であり、
図示右側の領域がＰＮＰトランジスタとなるべき領域で
ある。第１の絶縁膜２５上にフォトレジスト２６を塗布
し、フォトレジスト３６を選択的に開口して、例えばボ
ロン（Ｂ+）のイオン注入を行い、ＰＮＰトランジスタ
となるべき領域にＰ型領域２７を形成する［図３
(b)］。このとき、Ｎ型エピタキシャル層２３の不純物
濃度や厚さを考慮してイオン注入条件を決定すれば、Ｎ
型を補償した上でさらに表面から奥に向かって濃度が漸
増するようＰ型不純物のプロファイルが得られる。この
Ｐ型領域２７がＰＮＰトランジスタの埋込領域及びエピ
タキシャル領域すなわちコレクタ領域となる。
【００２７】次に、ＮＰＮトランジスタのコレクタ引上
げ部及びＰＮＰトランジスタの下部のＮ型埋込層２２の
引上げ部となるＮ型引上げ部２８を形成する。そして、
フォトレジスト２９を塗布して選択的に開口し、Ｂ+の
イオン注入法によって、ＮＰＮトランジスタのＰ型ベー
ス領域３０及びＰＮＰトランジスタのコレクタ引上げ３
１部を形成する［図３(c)］。フォトレジスト２９を除
去し、改めてフォトレジスト３２を塗布して選択的に開
口し、例えばＡｓ+のイオン注入を行ない、ＰＮＰトラ
ンジスタのＮ型ベース領域３３を形成する［図４
(a)］。このときのイオン種は、Ｐ+（リンイオン）でも
よいが、拡散係数等の観点から、より浅いベース形成に
はＡｓ+を使用することが望ましい。このときのベース
形成条件も、この後のアニ−ル条件や所望の特性等を考
慮して決めればよい。
げ部及びＰＮＰトランジスタの下部のＮ型埋込層２２の
引上げ部となるＮ型引上げ部２８を形成する。そして、
フォトレジスト２９を塗布して選択的に開口し、Ｂ+の
イオン注入法によって、ＮＰＮトランジスタのＰ型ベー
ス領域３０及びＰＮＰトランジスタのコレクタ引上げ３
１部を形成する［図３(c)］。フォトレジスト２９を除
去し、改めてフォトレジスト３２を塗布して選択的に開
口し、例えばＡｓ+のイオン注入を行ない、ＰＮＰトラ
ンジスタのＮ型ベース領域３３を形成する［図４
(a)］。このときのイオン種は、Ｐ+（リンイオン）でも
よいが、拡散係数等の観点から、より浅いベース形成に
はＡｓ+を使用することが望ましい。このときのベース
形成条件も、この後のアニ−ル条件や所望の特性等を考
慮して決めればよい。
【００２８】しかる後、第１の絶縁膜２５に、ＮＰＮト
ランジスタのベースコンタクト３４、エミッタコンタク
ト３５及びコレクタコンタクト３６と、ＰＮＰトランジ
スタのベースコンタクト３７、エミッタコンタクト３８
及びコレクタコンタクト３９と、Ｎ型埋込層２２に対す
るＮ型引上げコンタクト４０を形成する。このとき、Ｎ
ＰＮトランジスタのベースコンタクト３４及びエミッタ
コンタクト３５はＰ型ベース領域３０に対して設けら
れ、ＰＮＰトランジスタのベースコンタクト３７及びエ
ミッタコンタクト３８はＮ型ベース領域３３に対して設
けられる。そして、不純物をドープしていないポリシリ
コン層４１を全面に成長させ、さらにポリシリコン層４
１の上にボロンドープ膜４２を設ける。ボロンドープ膜
４２としては、実施例１で述べたものと同様のものが使
用できる。フォトレジスト４３を塗布し、ＮＰＮトラン
ジスタのベースコンタクト３４の上、ＰＮＰトランジス
タのエミッタコンタクト３８の上及びＰＮＰトランジス
タのコレクタコンタクト３９の上の部分のみでフォトレ
ジスト３９が選択的に残存するように、フォトレジスト
３９を除去する。そして、残っているフォトレジスト４
３をマスクとして、ボロンドープ膜４２のエッチングを
行ない、さらに、例えばＡｓ+のイオン注入を全面に行
なう［図４(b)］。このときのポリシリコン層４１の厚
さ、ボロンドープ膜４２の厚さ、Ａｓ+イオン注入の条
件などは、上述の実施例１の場合と同様に決められる。
ランジスタのベースコンタクト３４、エミッタコンタク
ト３５及びコレクタコンタクト３６と、ＰＮＰトランジ
スタのベースコンタクト３７、エミッタコンタクト３８
及びコレクタコンタクト３９と、Ｎ型埋込層２２に対す
るＮ型引上げコンタクト４０を形成する。このとき、Ｎ
ＰＮトランジスタのベースコンタクト３４及びエミッタ
コンタクト３５はＰ型ベース領域３０に対して設けら
れ、ＰＮＰトランジスタのベースコンタクト３７及びエ
ミッタコンタクト３８はＮ型ベース領域３３に対して設
けられる。そして、不純物をドープしていないポリシリ
コン層４１を全面に成長させ、さらにポリシリコン層４
１の上にボロンドープ膜４２を設ける。ボロンドープ膜
４２としては、実施例１で述べたものと同様のものが使
用できる。フォトレジスト４３を塗布し、ＮＰＮトラン
ジスタのベースコンタクト３４の上、ＰＮＰトランジス
タのエミッタコンタクト３８の上及びＰＮＰトランジス
タのコレクタコンタクト３９の上の部分のみでフォトレ
ジスト３９が選択的に残存するように、フォトレジスト
３９を除去する。そして、残っているフォトレジスト４
３をマスクとして、ボロンドープ膜４２のエッチングを
行ない、さらに、例えばＡｓ+のイオン注入を全面に行
なう［図４(b)］。このときのポリシリコン層４１の厚
さ、ボロンドープ膜４２の厚さ、Ａｓ+イオン注入の条
件などは、上述の実施例１の場合と同様に決められる。
【００２９】フォトレジスト４３を除去し、改めてフォ
トレジスト（不図示）を塗布し、フォトリソグラフィ工
程により、ＮＰＮトランジスタのエミッタコンタクト３
５及びコレクタコンタクト３６と、ＰＮＰトランジスタ
−のベースコンタクト３７と、Ｎ型引上げコンタクト４
０の上に、このフォトレジストを選択的に残す。そし
て、残っているフォトレジスト及びボロンドープ膜４２
をマスクとして、ポリシリコン層４１をエッチングす
る。これにより、各コンタクト３４〜４０上にのみポリ
シリコンが残存した状態となる。そして、高温アニール
を実行する。
トレジスト（不図示）を塗布し、フォトリソグラフィ工
程により、ＮＰＮトランジスタのエミッタコンタクト３
５及びコレクタコンタクト３６と、ＰＮＰトランジスタ
−のベースコンタクト３７と、Ｎ型引上げコンタクト４
０の上に、このフォトレジストを選択的に残す。そし
て、残っているフォトレジスト及びボロンドープ膜４２
をマスクとして、ポリシリコン層４１をエッチングす
る。これにより、各コンタクト３４〜４０上にのみポリ
シリコンが残存した状態となる。そして、高温アニール
を実行する。
【００３０】このアニールにより、ボロンドープ膜４２
の存在によって、ＮＰＮトランジスタベースコンタクト
３５上と、ＰＮＰトランジスタのエミッタコンタクト３
８及びコレクタコンタクト３９上のポリシリコン層４１
にはボロンが拡散し、ボロンがドープされたポリシリコ
ン層４４となる。さらに、このポリシリコン層４４から
のボロンの拡散により、Ｎ型ベース領域内にＰＮＰトラ
ンジスタのＰ型エミッタ領域４７が形成される。また、
Ａｓ+イオンの注入により、ＮＰＮトランジスタのエミ
ッタコンタクト３５及びコレクタコンタクト３６上と、
ＰＮＰトランジスタのベースコンタクト３７上と、Ｎ型
引上げコンタクト４０上のポリシリコン層４１はＡｓを
ドープしたポリシリコン層４５に変換されている。この
ため、アニールにより、ＡｓがＮＰＮトランジスタのＰ
型ベース領域３０に拡散し、これによってＮＰＮトラン
ジスタのＮ型エミッタ領域４６が形成される［図４
(c)］。その後、ボロンドープ膜４２を除去して通常の
金属電極を被着・加工すれば、所望の半導体集積回路を
形成できる。
の存在によって、ＮＰＮトランジスタベースコンタクト
３５上と、ＰＮＰトランジスタのエミッタコンタクト３
８及びコレクタコンタクト３９上のポリシリコン層４１
にはボロンが拡散し、ボロンがドープされたポリシリコ
ン層４４となる。さらに、このポリシリコン層４４から
のボロンの拡散により、Ｎ型ベース領域内にＰＮＰトラ
ンジスタのＰ型エミッタ領域４７が形成される。また、
Ａｓ+イオンの注入により、ＮＰＮトランジスタのエミ
ッタコンタクト３５及びコレクタコンタクト３６上と、
ＰＮＰトランジスタのベースコンタクト３７上と、Ｎ型
引上げコンタクト４０上のポリシリコン層４１はＡｓを
ドープしたポリシリコン層４５に変換されている。この
ため、アニールにより、ＡｓがＮＰＮトランジスタのＰ
型ベース領域３０に拡散し、これによってＮＰＮトラン
ジスタのＮ型エミッタ領域４６が形成される［図４
(c)］。その後、ボロンドープ膜４２を除去して通常の
金属電極を被着・加工すれば、所望の半導体集積回路を
形成できる。
【００３１】このようにして、同一半導体基板上にＮＰ
Ｎトランジスタ及びＰＮＰトランジスタを有するコンプ
リメンタリ素子が実現できる。この場合、絶縁膜上にＮ
型及びＰ型ポリシリコン抵抗も同時に形成することが可
能である。本実施例の場合、ＰＮＰトランジスタのＰ型
エミッタ領域も、ＮＰＮトランジスタのＮ型エミッタ領
域も、いずれもポリシリコン層からの不純物の拡散によ
って形成されているので、真のコンプリメンタリ回路と
呼ぶにふさわしい特性を得ることができる。
Ｎトランジスタ及びＰＮＰトランジスタを有するコンプ
リメンタリ素子が実現できる。この場合、絶縁膜上にＮ
型及びＰ型ポリシリコン抵抗も同時に形成することが可
能である。本実施例の場合、ＰＮＰトランジスタのＰ型
エミッタ領域も、ＮＰＮトランジスタのＮ型エミッタ領
域も、いずれもポリシリコン層からの不純物の拡散によ
って形成されているので、真のコンプリメンタリ回路と
呼ぶにふさわしい特性を得ることができる。
【００３２】《実施例３》本発明は、縦型ＰＮＰトラン
ジスタのみに適用されるものではなく、横型ＰＮＰトラ
ンジスタにも適用可能である。図５は、上述の各実施例
と同様のプロセスを用いて同一半導体基板上に縦型ＮＰ
Ｎトランジスタと横型ＰＮＰトランジスタとを構成した
例を示している。
ジスタのみに適用されるものではなく、横型ＰＮＰトラ
ンジスタにも適用可能である。図５は、上述の各実施例
と同様のプロセスを用いて同一半導体基板上に縦型ＮＰ
Ｎトランジスタと横型ＰＮＰトランジスタとを構成した
例を示している。
【００３３】ＮＰＮトランジスタのエミッタＥ1及びコ
レクタＣ1、横型ＰＮＰ（Ｌ−ＰＮＰ）トランジスタの
ベースＢ2上にＡｓをドープしたポリシリコン層４５が
設けられ、ＮＰＮトランジスタのベースＢ1、縦型ＰＮ
ＰトランジスタのエミッタＥ2及びコレクタＣ2上にボロ
ンをドープしたポリシリコン層４４が形成されている。
これら各ポリシリコン層４４,４５の形成方法は上述の
各実施例と同様である。ボロンドープ膜４２を除去し、
通常の金属電極を被着・加工すれば所望の半導体集積回
路を実現できる。
レクタＣ1、横型ＰＮＰ（Ｌ−ＰＮＰ）トランジスタの
ベースＢ2上にＡｓをドープしたポリシリコン層４５が
設けられ、ＮＰＮトランジスタのベースＢ1、縦型ＰＮ
ＰトランジスタのエミッタＥ2及びコレクタＣ2上にボロ
ンをドープしたポリシリコン層４４が形成されている。
これら各ポリシリコン層４４,４５の形成方法は上述の
各実施例と同様である。ボロンドープ膜４２を除去し、
通常の金属電極を被着・加工すれば所望の半導体集積回
路を実現できる。
【００３４】《実施例４》本発明はバイポーラトランジ
スタに限定されるものではなく、ＭＯＳトランジスタに
も適用できる。図６は、ＣＭＯＳ集積回路に本発明を適
用した例を示している。
スタに限定されるものではなく、ＭＯＳトランジスタに
も適用できる。図６は、ＣＭＯＳ集積回路に本発明を適
用した例を示している。
【００３５】このＣＭＯＳ集積回路は、Ｐ型基板５０を
使用するものであって、図示左側がＮチャネルＭＯＳＦ
ＥＴ（Ｎｃｈ−ＭＯＳ）が形成される領域であり、図示
右側がＰチャネルＭＯＳＦＥＴ（Ｐｃｈ−ＭＯＳ）が形
成される領域であり、これらは分離酸化膜５７で分離さ
れている。ＰチャネルＭＯＳＦＥＴが形成される領域に
は、Ｎ型ウエル領域５６が形成されている。Ｎチャネル
ＭＯＳＦＥＴのソースＳ1及びドレインＤ1の各コンタク
ト５１上にはＡｓをドープしたポリシリコン層５２が配
置され、ＰチャネルＭＯＳＦＥＴのソースＳ2及びドレ
インＤ2の各コンタクト５３上にはボロンをドープした
ポリシリコン層５５が配置されている。さらにこのポリ
シリコン層５５の上にはボロンドープ膜５４が設けられ
ており、このボロンドープ膜５４からのボロンの拡散に
よって、ポリシリコン層５５にボロンがドープされてい
る。なお、各ＭＯＳＦＥＴのゲートＧ1,Ｇ2は、ゲート
酸化膜５８上にある。本実施例によれば非常に浅いソー
ス−ドレイン接合を形成できるので、ゲート長を微細化
していった際の短チャンネル効果を抑制でき、デバイス
の高速化に寄与する点が大きい。当然のことながら、上
述の各実施例のバイポーラトランジスタなどと組み合わ
せ、Ｂｉ−ＣＭＯＳ ＩＣとすることも可能である。
使用するものであって、図示左側がＮチャネルＭＯＳＦ
ＥＴ（Ｎｃｈ−ＭＯＳ）が形成される領域であり、図示
右側がＰチャネルＭＯＳＦＥＴ（Ｐｃｈ−ＭＯＳ）が形
成される領域であり、これらは分離酸化膜５７で分離さ
れている。ＰチャネルＭＯＳＦＥＴが形成される領域に
は、Ｎ型ウエル領域５６が形成されている。Ｎチャネル
ＭＯＳＦＥＴのソースＳ1及びドレインＤ1の各コンタク
ト５１上にはＡｓをドープしたポリシリコン層５２が配
置され、ＰチャネルＭＯＳＦＥＴのソースＳ2及びドレ
インＤ2の各コンタクト５３上にはボロンをドープした
ポリシリコン層５５が配置されている。さらにこのポリ
シリコン層５５の上にはボロンドープ膜５４が設けられ
ており、このボロンドープ膜５４からのボロンの拡散に
よって、ポリシリコン層５５にボロンがドープされてい
る。なお、各ＭＯＳＦＥＴのゲートＧ1,Ｇ2は、ゲート
酸化膜５８上にある。本実施例によれば非常に浅いソー
ス−ドレイン接合を形成できるので、ゲート長を微細化
していった際の短チャンネル効果を抑制でき、デバイス
の高速化に寄与する点が大きい。当然のことながら、上
述の各実施例のバイポーラトランジスタなどと組み合わ
せ、Ｂｉ−ＣＭＯＳ ＩＣとすることも可能である。
【００３６】
【発明の効果】以上説明したように本発明によれば、ボ
ロンをドープしたポリシリコン層をパターニングされた
状態でコンタクト上に容易に形成できるので、単体の
ＰＮＰトランジスタにおいては、極めて浅い接合を容易
に安定的に形成できるため、高性能化（例えばｆTの向
上）を実現でき、ＮＰＮトランジスタと高周波特性が
極めて近い高性能のＰＮＰトランジスタを同一基板上に
実現できるので、真のコンプリメンタリ回路の実現に寄
与し、また、横型ＰＮＰトランジスタへの適用も容易
であってポリシリコン抵抗の形成も可能であり、さら
に、Ｃ−ＭＯＳ集積回路のソースコンタクトやドレイ
ンコンタクトにも適用でき、浅い接合形成が可能となる
ため、ゲート微細化による短チャンネル効果を抑え高速
化に寄与し、Ｂｉ−ＣＭＯＳ集積回路にも適用できる
という、大きな効果を得ることができる。
ロンをドープしたポリシリコン層をパターニングされた
状態でコンタクト上に容易に形成できるので、単体の
ＰＮＰトランジスタにおいては、極めて浅い接合を容易
に安定的に形成できるため、高性能化（例えばｆTの向
上）を実現でき、ＮＰＮトランジスタと高周波特性が
極めて近い高性能のＰＮＰトランジスタを同一基板上に
実現できるので、真のコンプリメンタリ回路の実現に寄
与し、また、横型ＰＮＰトランジスタへの適用も容易
であってポリシリコン抵抗の形成も可能であり、さら
に、Ｃ−ＭＯＳ集積回路のソースコンタクトやドレイ
ンコンタクトにも適用でき、浅い接合形成が可能となる
ため、ゲート微細化による短チャンネル効果を抑え高速
化に寄与し、Ｂｉ−ＣＭＯＳ集積回路にも適用できる
という、大きな効果を得ることができる。
【図１】(a),(b)は実施例１のＰＮＰトランジスタの製
造工程を示す断面図である。
造工程を示す断面図である。
【図２】(a),(b)は実施例１のＰＮＰトランジスタの製
造工程を示す断面図である。
造工程を示す断面図である。
【図３】(a)〜(c)は実施例２の半導体集積回路の製造工
程を示す断面図である。
程を示す断面図である。
【図４】(a)〜(c)は実施例２の半導体集積回路の製造工
程を示す断面図である。
程を示す断面図である。
【図５】実施例３の半導体集積回路を示す断面図であ
る。
る。
【図６】実施例４の半導体集積回路を示す断面図であ
る。
る。
【図７】(a),(b)はそれぞれ従来のＰＮＰトランジス
タ、ＮＰＮトランジスタを説明する断面図である。
タ、ＮＰＮトランジスタを説明する断面図である。
１,２１,５０ Ｐ型基板 ２ Ｐ型エピタキシャル層 ３,５７ 分離酸化膜 ４,２５ 第１の絶縁膜 ５,１２,２６,２９,３２,４３ フォトレジスト ６ Ｎ型領域 ７ 第２の絶縁膜 ８,３５,３８ エミッタコンタクト ９,３４,３７ ベースコンタクト １０,１３,４１,４４,４５,５２,５５ ポリシリコン
層 １１,４２,５４ ボロンドープ膜 １４,４７ Ｐ型エミッタ領域 １５ ベース電極 １６ エミッタ電極 １７ コレクタ電極 ２２ Ｎ型埋込層 ２３ Ｎ型エピタキシャル層 ２４ トレンチ ２７ Ｐ型領域 ２８ Ｎ型引上げ部 ３０ Ｐ型ベース領域 ３１ コレクタ引上げ部 ３３ Ｎ型ベース領域 ３６,３９ コレクタコンタクト ４０ Ｎ型引上げコンタクト ４６ Ｎ型エミッタ領域 ５１,５３ コンタクト ５６ Ｎ型ウエル領域
層 １１,４２,５４ ボロンドープ膜 １４,４７ Ｐ型エミッタ領域 １５ ベース電極 １６ エミッタ電極 １７ コレクタ電極 ２２ Ｎ型埋込層 ２３ Ｎ型エピタキシャル層 ２４ トレンチ ２７ Ｐ型領域 ２８ Ｎ型引上げ部 ３０ Ｐ型ベース領域 ３１ コレクタ引上げ部 ３３ Ｎ型ベース領域 ３６,３９ コレクタコンタクト ４０ Ｎ型引上げコンタクト ４６ Ｎ型エミッタ領域 ５１,５３ コンタクト ５６ Ｎ型ウエル領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8249 27/06
Claims (11)
- 【請求項１】 エミッタコンタクトが形成されたＰＮＰ
トランジスタにおいて、前記エミッタコンタクト上に、
Ｐ型不純物を含有するポリシリコン層が選択的に形成さ
れていることを特徴とするＰＮＰトランジスタ。 - 【請求項２】 前記ＰＮＰトランジスタのエミッタ領域
が前記ポリシリコン層からの前記Ｐ型不純物の拡散によ
って形成されている請求項１に記載のＰＮＰトランジス
タ。 - 【請求項３】 一導電型の基板上にＰＮＰトランジスタ
とＮＰＮトランジスタとを有する半導体集積回路におい
て、 前記ＰＮＰトランジスタが同一導電型のエミッタ及びコ
レクタを有し、 前記ＰＮＰトランジスタのエミッタコンタクト上に同一
導電型の不純物を含有するポリシリコン層が選択的に形
成され、 前記ＮＰＮトランジスタが反対導電型のエミッタを有
し、 前記ＮＰＮトランジスタのエミッタコンタクト上に反対
導電型のポリシリコン層が形成されていることを特徴と
する半導体集積回路。 - 【請求項４】 前記ＰＮＰトランジスタのコレクタコン
タクト上にも前記同一導電型の不純物を含むポリシリコ
ン層が選択的に形成され、前記ＮＰＮトランジスタのコ
レクタコンタクト上にも前記反対導電型のポリシリコン
層が形成されている請求項３に記載の半導体集積回路。 - 【請求項５】 前記ＰＮＰトランジスタが縦型バイポー
ラトランジスタである請求項３または４に記載の半導体
集積回路。 - 【請求項６】 前記ＰＮＰトランジスタが横型バイポー
ラトランジスタである請求項３または４に記載の半導体
集積回路。 - 【請求項７】 同一基板上にＰチャネル型ＭＯＳＦＥＴ
とＮチャネル型ＭＯＳＦＥＴとを有するＣＭＯＳ集積回
路において、 前記Ｐチャネル型ＭＯＳＦＥＴのソース領域及びドレイ
ン領域の上にＰ型不純物を含有するポリシリコン層が選
択的に形成され、 前記Ｎチャネル型ＭＯＳＦＥＴのソース領域及びドレイ
ン領域の上にＮ型不純物を含有するポリシリコン層が選
択的に形成されていることを特徴とするＣＭＯＳ集積回
路。 - 【請求項８】 前記ＰＮＰトランジスタのポリシリコン
層及び前記ＮＰＮトランジスタのポリシリコン層の成膜
と同時に絶縁膜上に形成されたＰ型ポリシリコン抵抗及
びＮ型ポリシリコン抵抗をさらに有する請求項３または
４に記載の半導体集積回路。 - 【請求項９】 請求項３または４に記載の半導体集積回
路において、前記基板内にＰチャンネル型ＭＯＳＦＥＴ
及びＮチャンネル型ＭＯＳＦＥＴがさらに形成され、前
記Ｐチャネル型ＭＯＳＦＥＴのソース領域及びドレイン
領域の上にＰ型不純物を含有するポリシリコン層が選択
的に形成され、前記Ｎチャネル型ＭＯＳＦＥＴのソース
領域及びドレイン領域の上にＮ型不純物を含有するポリ
シリコン層が選択的に形成されているＢｉ−ＣＭＯＳ集
積回路。 - 【請求項１０】 第１の導電型の基板上に、選択的に第
２の導電型の領域を形成し、その後、不純物をドープし
ていないポリシリコン層と前記第１の導電型の不純物を
含む膜とを成長させ、選択的に前記ポリシリコン層と前
記膜のエッチングを行ない、熱処理を行なって、前記第
２の導電型の領域中に第１の導電型の領域を形成する半
導体装置の製造方法。 - 【請求項１１】 第１の導電型の基板上に第２の導電型
の第１の領域を形成し、その後、第１の導電型の領域を
選択的に形成し、選択的に形成された前記第１の導電型
の領域中にさらに第２の導電型の第２の領域を選択的に
形成する半導体集積回路の製造方法において、 前記第２の導電型の第１の領域の形成後、不純物をドー
プしていないポリシリコン層を全面に成長させる工程
と、 第１の導電型の不純物を含有する膜を前記ポリシリコン
層上に選択的に形成する工程と、 第２の導電型の不純物を前記ポリシリコン層にイオン注
入する工程と、 前記膜の直下の部分のポリシリコン層を残しつつ、前記
イオン注入を受けたポリシリコン層を選択的に残す工程
と、 熱処理を行ない、前記ポリシリコン層からの拡散によっ
て前記第１の導電型の領域及び前記第２の導電型の第２
の領域を選択的に形成する工程とを有することを特徴と
する半導体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6229890A JP2697631B2 (ja) | 1994-09-26 | 1994-09-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6229890A JP2697631B2 (ja) | 1994-09-26 | 1994-09-26 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0897226A true JPH0897226A (ja) | 1996-04-12 |
| JP2697631B2 JP2697631B2 (ja) | 1998-01-14 |
Family
ID=16899328
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6229890A Expired - Lifetime JP2697631B2 (ja) | 1994-09-26 | 1994-09-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2697631B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102012220166A1 (de) | 2012-03-09 | 2013-09-12 | Mitsubishi Electric Corporation | IGBT mit vertikalen Gräben und Verfahren zu seiner Herstellung |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5219082A (en) * | 1975-08-05 | 1977-01-14 | Fujitsu Ltd | Production method of semiconductor |
| JPS5685858A (en) * | 1979-12-14 | 1981-07-13 | Fujitsu Ltd | Semiconductor device |
| JPS63199463A (ja) * | 1987-01-30 | 1988-08-17 | テキサス インスツルメンツ インコーポレイテツド | バイポーラとｍｏｓトランジスタを有するデバイスを作成する方法 |
| JPH01282857A (ja) * | 1988-05-10 | 1989-11-14 | Seiko Epson Corp | 半導体装置及びその製造方法 |
| JPH02112270A (ja) * | 1988-10-21 | 1990-04-24 | Olympus Optical Co Ltd | バイポーラ・ｃｍｏｓ半導体装置及びその製造方法 |
| JPH0348457A (ja) * | 1989-04-14 | 1991-03-01 | Toshiba Corp | 半導体装置およびその製造方法 |
| JPH04226038A (ja) * | 1990-04-02 | 1992-08-14 | Natl Semiconductor Corp <Ns> | 自己整合型シリサイド化べースバイポーラトランジスタ及び抵抗及びその製造方法 |
-
1994
- 1994-09-26 JP JP6229890A patent/JP2697631B2/ja not_active Expired - Lifetime
Patent Citations (7)
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|---|---|---|---|---|
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| JPH04226038A (ja) * | 1990-04-02 | 1992-08-14 | Natl Semiconductor Corp <Ns> | 自己整合型シリサイド化べースバイポーラトランジスタ及び抵抗及びその製造方法 |
Cited By (2)
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|---|---|---|---|---|
| DE102012220166A1 (de) | 2012-03-09 | 2013-09-12 | Mitsubishi Electric Corporation | IGBT mit vertikalen Gräben und Verfahren zu seiner Herstellung |
| US8841175B2 (en) | 2012-03-09 | 2014-09-23 | Mitsubishi Electric Corporation | Vertical trench IGBT and method for manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2697631B2 (ja) | 1998-01-14 |
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