JPH0897280A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0897280A JPH0897280A JP22544294A JP22544294A JPH0897280A JP H0897280 A JPH0897280 A JP H0897280A JP 22544294 A JP22544294 A JP 22544294A JP 22544294 A JP22544294 A JP 22544294A JP H0897280 A JPH0897280 A JP H0897280A
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Abstract
(57)【要約】
【目的】 微細なビアホールに対するアルミニウムの埋
め込みを可能とし、半導体装置の信頼性を向上させる。 【構成】 シリコン基板１上に酸化シリコン膜２を堆積
し、その酸化シリコン膜２の上にチタン３を堆積した後
にＴｉＮ４を堆積する。さらにその上に、アルミニウム
膜５を堆積してから、チタン３とＴｉＮ４とアルミニウ
ム膜５とのうち一部をエッチングし、その上に酸化シリ
コン膜６を堆積してその上にＴｉＮ７を堆積する。この
状態の基板に対してドライエッチングを施し、酸化シリ
コン膜６及びＴｉＮ７にアルミニウム膜５との導通をと
るためのビアホール用の貫通孔８を開ける。この貫通孔
８を開けた基板をテトラキスジメチルアミノチタン雰囲
気に曝してＴｉＮ７及び貫通孔８の側壁の酸化シリコン
膜６にテトラキスジメチルアミノチタン９を吸着させ、
ＣＶＤ法でアルミニウム層１０を堆積させる。
め込みを可能とし、半導体装置の信頼性を向上させる。 【構成】 シリコン基板１上に酸化シリコン膜２を堆積
し、その酸化シリコン膜２の上にチタン３を堆積した後
にＴｉＮ４を堆積する。さらにその上に、アルミニウム
膜５を堆積してから、チタン３とＴｉＮ４とアルミニウ
ム膜５とのうち一部をエッチングし、その上に酸化シリ
コン膜６を堆積してその上にＴｉＮ７を堆積する。この
状態の基板に対してドライエッチングを施し、酸化シリ
コン膜６及びＴｉＮ７にアルミニウム膜５との導通をと
るためのビアホール用の貫通孔８を開ける。この貫通孔
８を開けた基板をテトラキスジメチルアミノチタン雰囲
気に曝してＴｉＮ７及び貫通孔８の側壁の酸化シリコン
膜６にテトラキスジメチルアミノチタン９を吸着させ、
ＣＶＤ法でアルミニウム層１０を堆積させる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特にアルミニウム（Ａｌ）を使用した配線形成の
工程における微細なビアホールや溝へのアルミニウムの
埋め込みに関する。
関し、特にアルミニウム（Ａｌ）を使用した配線形成の
工程における微細なビアホールや溝へのアルミニウムの
埋め込みに関する。
【０００２】
【従来の技術】従来、半導体装置の製造方法において
は、絶縁膜上のビアホールに高融点金属や高融点金属化
合物をスパッタ法で堆積し、堆積した高融点金属や高融
点金属化合物の上に配線膜であるアルミニウムをスパッ
タ法で堆積している。
は、絶縁膜上のビアホールに高融点金属や高融点金属化
合物をスパッタ法で堆積し、堆積した高融点金属や高融
点金属化合物の上に配線膜であるアルミニウムをスパッ
タ法で堆積している。
【０００３】しかしながら、ＬＳＩ（大規模集積回路）
の高集積化が進むにつれてビアホールや溝の高アスペク
ト比化が進み、スパッタ法ではビアホールや溝にアルミ
ニウムを埋め込めなくなり、ビアホールや溝に対してＣ
ＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔ
ｉｏｎ：気相化学成長）法によるアルミニウムの埋め込
みが試みられている。ここで、アスペクト比とは集積回
路基板の厚さとビアホールや溝の径との比を示してい
る。
の高集積化が進むにつれてビアホールや溝の高アスペク
ト比化が進み、スパッタ法ではビアホールや溝にアルミ
ニウムを埋め込めなくなり、ビアホールや溝に対してＣ
ＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔ
ｉｏｎ：気相化学成長）法によるアルミニウムの埋め込
みが試みられている。ここで、アスペクト比とは集積回
路基板の厚さとビアホールや溝の径との比を示してい
る。
【０００４】「Ｄｅｅｐ Ｓｕｂｍｉｃｒｏｎ Ｃｏｍ
ｔａｃｔ Ｈｏｌｅ Ｆｉｌｌｉｎｇ ｂｙ Ａｌ Ｃ
ＶＤ ａｔ Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ」（Ｋ．
Ｓｕｇａｉ，ｅｔ ａｌ．，Ｅｌｅｃｔｒｏｃｈｅｍｉ
ｃａｌ Ｓｏｃｉｅｔｙ，Ｅｘｔｅｎｄｅｄ Ａｂｓｔ
ｒａｃｔｓ，Ｖｏｌｕｍｅ ９３−１，Ｐ．４８２，４
８３）には、コリメータスパッタ法で高融点金属化合物
である下地密着層ＴｉＮを堆積し、その上にアルミニウ
ムをＣＶＤ法で堆積する方法が記載されている。
ｔａｃｔ Ｈｏｌｅ Ｆｉｌｌｉｎｇ ｂｙ Ａｌ Ｃ
ＶＤ ａｔ Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ」（Ｋ．
Ｓｕｇａｉ，ｅｔ ａｌ．，Ｅｌｅｃｔｒｏｃｈｅｍｉ
ｃａｌ Ｓｏｃｉｅｔｙ，Ｅｘｔｅｎｄｅｄ Ａｂｓｔ
ｒａｃｔｓ，Ｖｏｌｕｍｅ ９３−１，Ｐ．４８２，４
８３）には、コリメータスパッタ法で高融点金属化合物
である下地密着層ＴｉＮを堆積し、その上にアルミニウ
ムをＣＶＤ法で堆積する方法が記載されている。
【０００５】この方法では実験によって、直径０．３μ
ｍ、アスペクト比２．７のビアホールへのアルミニウム
の埋め込みが確認されている。尚、コリメータスパッタ
法とはターゲットと基板との間にメッシュを配置し、運
動方向が基板面に対し主に垂直方向である材料粒子を基
板に堆積させる方法である。
ｍ、アスペクト比２．７のビアホールへのアルミニウム
の埋め込みが確認されている。尚、コリメータスパッタ
法とはターゲットと基板との間にメッシュを配置し、運
動方向が基板面に対し主に垂直方向である材料粒子を基
板に堆積させる方法である。
【０００６】また、特開平５−９３２７３号公報には、
有機チタンガス雰囲気にＳｉＯ2 基板を曝した後にＣＶ
Ｄ法でアルミニウムを成膜することで、表面形状が平滑
なアルミニウム膜が得られることが開示されている。
有機チタンガス雰囲気にＳｉＯ2 基板を曝した後にＣＶ
Ｄ法でアルミニウムを成膜することで、表面形状が平滑
なアルミニウム膜が得られることが開示されている。
【０００７】
【発明が解決しようとする課題】上述した従来の半導体
装置の製造方法では、コリメータスパッタ法とアルミニ
ウムのＣＶＤ法とによってアルミニウムを堆積している
が、コリメータスパッタ法では直径０．２５μｍ、アス
ペクト比３．３以上の微細なビアホールへのアルミニウ
ムの埋め込みを行う場合、実験結果からアルミニウムの
埋め込みがビアホール内部までできないことが確認され
ている。
装置の製造方法では、コリメータスパッタ法とアルミニ
ウムのＣＶＤ法とによってアルミニウムを堆積している
が、コリメータスパッタ法では直径０．２５μｍ、アス
ペクト比３．３以上の微細なビアホールへのアルミニウ
ムの埋め込みを行う場合、実験結果からアルミニウムの
埋め込みがビアホール内部までできないことが確認され
ている。
【０００８】そのため、上記の方法では高アスペクト比
のビアホールを持つ配線において断線が生じるため、半
導体装置の歩留まりが低下し、生産性が低下するという
問題がある。
のビアホールを持つ配線において断線が生じるため、半
導体装置の歩留まりが低下し、生産性が低下するという
問題がある。
【０００９】また、有機チタンガス雰囲気に酸化シリコ
ン（ＳｉＯ2 ）基板を曝した後にＣＶＤ法でアルミニウ
ムを成膜する場合、直径０．３μｍ以下の微細なビアホ
ールにアルミニウムを形成することができるものの、そ
のとき堆積されるのが純Ａｌであるため、配線のエレク
トロマイグレーション（ｅｌｅｃｔｒｏｍｉｇｒａｔｉ
ｏｎ）耐性が低く、半導体装置の信頼性が著しく低くな
る。
ン（ＳｉＯ2 ）基板を曝した後にＣＶＤ法でアルミニウ
ムを成膜する場合、直径０．３μｍ以下の微細なビアホ
ールにアルミニウムを形成することができるものの、そ
のとき堆積されるのが純Ａｌであるため、配線のエレク
トロマイグレーション（ｅｌｅｃｔｒｏｍｉｇｒａｔｉ
ｏｎ）耐性が低く、半導体装置の信頼性が著しく低くな
る。
【００１０】そこで、本発明の目的は上記の問題点を解
消し、微細なビアホールをアルミニウムで埋め込むこと
ができ、半導体装置の信頼性を向上させることができる
半導体装置の製造方法を提供することにある。
消し、微細なビアホールをアルミニウムで埋め込むこと
ができ、半導体装置の信頼性を向上させることができる
半導体装置の製造方法を提供することにある。
【００１１】
【課題を解決するための手段】本発明による半導体装置
の製造方法は、半導体基板上の導電層に絶縁膜を堆積す
る工程と、前記絶縁膜上に高融点金属膜を堆積する工程
と、前記絶縁膜及び前記高融点金属膜に前記導電層との
接続用の貫通孔を形成する工程と、前記貫通孔が形成さ
れた前記半導体基板をハロゲンを含まないチタン化合物
ガス雰囲気に曝す工程と、前記半導体基板において気相
化学成長法でアルミ薄膜を形成する工程とを含んでい
る。
の製造方法は、半導体基板上の導電層に絶縁膜を堆積す
る工程と、前記絶縁膜上に高融点金属膜を堆積する工程
と、前記絶縁膜及び前記高融点金属膜に前記導電層との
接続用の貫通孔を形成する工程と、前記貫通孔が形成さ
れた前記半導体基板をハロゲンを含まないチタン化合物
ガス雰囲気に曝す工程と、前記半導体基板において気相
化学成長法でアルミ薄膜を形成する工程とを含んでい
る。
【００１２】
【作用】Ａｌ−ＣＶＤでは成長初期に多くの小さな島が
形成され、次第にそれらが融合して膜となる。しかも、
連続膜となったときの最小の膜厚が、それを埋め込むこ
とができるビアホールの最小半径となることが分かって
いる。
形成され、次第にそれらが融合して膜となる。しかも、
連続膜となったときの最小の膜厚が、それを埋め込むこ
とができるビアホールの最小半径となることが分かって
いる。
【００１３】ＣＶＤは原料の基板表面での化学反応を利
用しているので、基板の表面状態によって形成される島
の密度や大きさが異なり、その結果として埋め込める限
界が基板の表面状態によって異なることが予想される。
用しているので、基板の表面状態によって形成される島
の密度や大きさが異なり、その結果として埋め込める限
界が基板の表面状態によって異なることが予想される。
【００１４】一方、Ａｌ配線の信頼性改善の観点から
は、高融点金属層上あるいは高融点金属化合物上にアル
ミニウム膜を形成する必要がある。そこで、ＴｉやＴｉ
Ｎ、あるいはＴｉＷをテトラキスジメチルアミノチタン
に曝し、その上にアルミニウム膜を形成したところ、最
小の膜厚が１４００Åのアルミニウム膜が堆積した。
は、高融点金属層上あるいは高融点金属化合物上にアル
ミニウム膜を形成する必要がある。そこで、ＴｉやＴｉ
Ｎ、あるいはＴｉＷをテトラキスジメチルアミノチタン
に曝し、その上にアルミニウム膜を形成したところ、最
小の膜厚が１４００Åのアルミニウム膜が堆積した。
【００１５】これに対して、酸化シリコン（ＳｉＯ2 ）
基板をテトラキスジメチルアミノチタンに曝し、その上
にアルミニウム膜を形成したところ、最小の膜厚が５０
０Åのアルミニウム膜が堆積した。
基板をテトラキスジメチルアミノチタンに曝し、その上
にアルミニウム膜を形成したところ、最小の膜厚が５０
０Åのアルミニウム膜が堆積した。
【００１６】したがって、テトラキスジメチルアミノチ
タンに曝したＴｉやＴｉＮ、あるいはＴｉＷ上では直径
０．２８μｍ以下のビアホールにアルミニウムを埋め込
むことは不可能であること、またテトラキスジメチルア
ミノチタンに曝した酸化シリコン基板上では直径０．１
μｍのビアホールまでアルミニウムの埋め込みが可能で
あることが分かった。
タンに曝したＴｉやＴｉＮ、あるいはＴｉＷ上では直径
０．２８μｍ以下のビアホールにアルミニウムを埋め込
むことは不可能であること、またテトラキスジメチルア
ミノチタンに曝した酸化シリコン基板上では直径０．１
μｍのビアホールまでアルミニウムの埋め込みが可能で
あることが分かった。
【００１７】このように、直径０．２８μｍ以下の微細
なビアホールではビアホールの側壁をＳｉＯ2 にしてチ
タン化合物ガスに曝すことで、ビアホールにアルミニウ
ムを埋め込むことができることが新たに見出だされた。
なビアホールではビアホールの側壁をＳｉＯ2 にしてチ
タン化合物ガスに曝すことで、ビアホールにアルミニウ
ムを埋め込むことができることが新たに見出だされた。
【００１８】そこで、本発明では微細なビアホールへの
アルミニウムの埋め込みと配線の高信頼性とを同時に達
成するために、接続用のビアホールを開ける前に高融点
金属または高融点金属化合物をＳｉＯ2 上に堆積してい
る。
アルミニウムの埋め込みと配線の高信頼性とを同時に達
成するために、接続用のビアホールを開ける前に高融点
金属または高融点金属化合物をＳｉＯ2 上に堆積してい
る。
【００１９】その後に、高融点金属または高融点金属化
合物をＳｉＯ2 とともにエッチングすることで、接続用
のビアホールの側壁をＳｉＯ2 とすることができる。ま
た、接続用のビアホール以外のところでは信頼性を高め
るため、高融点金属を堆積する構造を形成している。
合物をＳｉＯ2 とともにエッチングすることで、接続用
のビアホールの側壁をＳｉＯ2 とすることができる。ま
た、接続用のビアホール以外のところでは信頼性を高め
るため、高融点金属を堆積する構造を形成している。
【００２０】この後に、上記の構成の基板をチタン化合
物ガス雰囲気に曝し、ＣＶＤ法でアルミニウムを堆積す
ることで、微細なビアホールの埋め込みと高信頼性の配
線とが可能となる。
物ガス雰囲気に曝し、ＣＶＤ法でアルミニウムを堆積す
ることで、微細なビアホールの埋め込みと高信頼性の配
線とが可能となる。
【００２１】
【実施例】次に、本発明の一実施例について図面を参照
して説明する。
して説明する。
【００２２】図１は本発明の一実施例による製造工程を
示す図である。図１（ａ）は高融点金属化合物であるＴ
ｉＮを絶縁膜であるＳｉＯ2 上に堆積した工程を示し、
図１（ｂ）はビアホールを形成した工程を示し、図１
（ｃ）はＴｉＮ及びＳｉＯ2 にテトラキスジメチルアミ
ノチタンを吸着した工程を示し、図１（ｄ）はアルミニ
ウム配線を形成した工程を示している。
示す図である。図１（ａ）は高融点金属化合物であるＴ
ｉＮを絶縁膜であるＳｉＯ2 上に堆積した工程を示し、
図１（ｂ）はビアホールを形成した工程を示し、図１
（ｃ）はＴｉＮ及びＳｉＯ2 にテトラキスジメチルアミ
ノチタンを吸着した工程を示し、図１（ｄ）はアルミニ
ウム配線を形成した工程を示している。
【００２３】これらの図において、１はシリコン基板
を、２，６はシリコン基板１上の酸化シリコン（ＳｉＯ
2 ）膜、３はチタン（Ｔｉ）、４，７はＴｉＮ、５は導
電層であるアルミニウム（Ａｌ）膜、８はビアホール用
の貫通孔、９はテトラキスジメチルアミノチタン、１０
はアルミニウム（Ａｌ）層を夫々示している。
を、２，６はシリコン基板１上の酸化シリコン（ＳｉＯ
2 ）膜、３はチタン（Ｔｉ）、４，７はＴｉＮ、５は導
電層であるアルミニウム（Ａｌ）膜、８はビアホール用
の貫通孔、９はテトラキスジメチルアミノチタン、１０
はアルミニウム（Ａｌ）層を夫々示している。
【００２４】この図１を用いて本発明の一実施例による
アルミニウムを使用した配線形成の工程における微細な
ビアホールや溝へのアルミニウムの埋め込みについて説
明する。
アルミニウムを使用した配線形成の工程における微細な
ビアホールや溝へのアルミニウムの埋め込みについて説
明する。
【００２５】まず、シリコン基板１上に酸化シリコン膜
２を約５００ｎｍ堆積し、その酸化シリコン膜２の上に
チタン３を約１００ｎｍを堆積した後にＴｉＮ４を約１
００ｎｍ堆積する。
２を約５００ｎｍ堆積し、その酸化シリコン膜２の上に
チタン３を約１００ｎｍを堆積した後にＴｉＮ４を約１
００ｎｍ堆積する。
【００２６】さらにその上に、アルミニウム膜５を約１
μｍ堆積してから、チタン３とＴｉＮ４とアルミニウム
膜５とのうち一部をエッチングし、その上に絶縁膜とし
て酸化シリコン膜６を約２μｍ堆積してその上にＴｉＮ
７を約１００ｎｍ堆積する［図１（ａ）参照］。
μｍ堆積してから、チタン３とＴｉＮ４とアルミニウム
膜５とのうち一部をエッチングし、その上に絶縁膜とし
て酸化シリコン膜６を約２μｍ堆積してその上にＴｉＮ
７を約１００ｎｍ堆積する［図１（ａ）参照］。
【００２７】その後に、上記の状態の基板に対してドラ
イエッチングを施し、酸化シリコン膜６及びＴｉＮ７に
アルミニウム膜５との導通をとるためのビアホール用の
貫通孔８を開ける［図１（ｂ）参照］。
イエッチングを施し、酸化シリコン膜６及びＴｉＮ７に
アルミニウム膜５との導通をとるためのビアホール用の
貫通孔８を開ける［図１（ｂ）参照］。
【００２８】この貫通孔８を開けた基板をテトラキスジ
メチルアミノチタン雰囲気１ｍＴｏｒｒに室温で５ｍｉ
ｎ曝し、露出しているＴｉＮ７及び貫通孔８の側壁の酸
化シリコン膜６にテトラキスジメチルアミノチタン９を
吸着させる［図１（ｃ）参照］。
メチルアミノチタン雰囲気１ｍＴｏｒｒに室温で５ｍｉ
ｎ曝し、露出しているＴｉＮ７及び貫通孔８の側壁の酸
化シリコン膜６にテトラキスジメチルアミノチタン９を
吸着させる［図１（ｃ）参照］。
【００２９】このテトラキスジメチルアミノチタン９を
吸着させた基板に対してＣＶＤ法でアルミニウム層１０
を堆積させる。そのときの堆積条件は原料にジメチルア
ルミハイドライドを用い、成膜温度を１６０℃とし、圧
力を１Ｔｏｒｒとしてアルミニウム層１０を堆積させる
［図１（ｄ）参照］。
吸着させた基板に対してＣＶＤ法でアルミニウム層１０
を堆積させる。そのときの堆積条件は原料にジメチルア
ルミハイドライドを用い、成膜温度を１６０℃とし、圧
力を１Ｔｏｒｒとしてアルミニウム層１０を堆積させる
［図１（ｄ）参照］。
【００３０】結果として高融点金属及び高融点金属化合
物をビアホール用の貫通孔８の側壁に成膜しなかったこ
とで、直径０．１μｍ、アスペクト比６のビアホール用
の貫通孔８へのアルミニウムの埋め込みを実現すること
ができる。
物をビアホール用の貫通孔８の側壁に成膜しなかったこ
とで、直径０．１μｍ、アスペクト比６のビアホール用
の貫通孔８へのアルミニウムの埋め込みを実現すること
ができる。
【００３１】上述した方法ではビアホールに埋め込んだ
アルミニウムがＴｉＮ７上にも堆積されるので、従来例
よりもエレクトロマイグレーション耐性を良くすること
ができ、信頼性が高くかつ歩留まりのよい半導体装置を
得ることができる。
アルミニウムがＴｉＮ７上にも堆積されるので、従来例
よりもエレクトロマイグレーション耐性を良くすること
ができ、信頼性が高くかつ歩留まりのよい半導体装置を
得ることができる。
【００３２】また、ビアホールを開ける前に絶縁膜であ
る酸化シリコン膜６上に堆積するＴｉＮ７をＴｉやＴｉ
Ｗ等の他の高融点金属または高融点金属化合物として
も、上記と同様の効果を得ることができる。
る酸化シリコン膜６上に堆積するＴｉＮ７をＴｉやＴｉ
Ｗ等の他の高融点金属または高融点金属化合物として
も、上記と同様の効果を得ることができる。
【００３３】さらに、貫通孔８を開けた基板をテトラキ
スジメチルアミノチタン雰囲気に曝す温度や圧力、及び
時間はＴｉＮ７及び貫通孔８の側壁の酸化シリコン膜６
にテトラキスジメチルアミノチタン９が吸着する条件で
あればどのような条件でも良く、特に条件を特定するも
のではない。
スジメチルアミノチタン雰囲気に曝す温度や圧力、及び
時間はＴｉＮ７及び貫通孔８の側壁の酸化シリコン膜６
にテトラキスジメチルアミノチタン９が吸着する条件で
あればどのような条件でも良く、特に条件を特定するも
のではない。
【００３４】上記の方法ではＣＶＤ法によるアルミニウ
ム層１０堆積の成膜条件を規定しているが、他の条件で
も上記と同様の効果がある。例えば、原料にトリメチル
アミンアラン、トリイソブチルアルミを用いたり、成膜
温度を７０℃〜２８０℃としたり、圧力を０．１〜２０
Ｔｏｒｒとしたりしてもアルミニウム層１０を堆積させ
ることができる。
ム層１０堆積の成膜条件を規定しているが、他の条件で
も上記と同様の効果がある。例えば、原料にトリメチル
アミンアラン、トリイソブチルアルミを用いたり、成膜
温度を７０℃〜２８０℃としたり、圧力を０．１〜２０
Ｔｏｒｒとしたりしてもアルミニウム層１０を堆積させ
ることができる。
【００３５】また、上記の方法において、ハロゲンを含
まないチタン化合物ガスによる前処理にテトラキスジエ
チルアミノチタン，ジシクロペンタジエニルアジ化チタ
ン，ビスジメチルアミノジシクロペンタジエニルチタ
ン，テトラトリメチルシリルメチルチタンのうちいずれ
か１つの雰囲気を用い、ＴｉＮ７及び貫通孔８の側壁の
酸化シリコン膜６にテトラキスジエチルアミノチタンを
吸着させても上記と同様に貫通孔８へのアルミニウムの
埋め込みの向上が実験で確認されている。
まないチタン化合物ガスによる前処理にテトラキスジエ
チルアミノチタン，ジシクロペンタジエニルアジ化チタ
ン，ビスジメチルアミノジシクロペンタジエニルチタ
ン，テトラトリメチルシリルメチルチタンのうちいずれ
か１つの雰囲気を用い、ＴｉＮ７及び貫通孔８の側壁の
酸化シリコン膜６にテトラキスジエチルアミノチタンを
吸着させても上記と同様に貫通孔８へのアルミニウムの
埋め込みの向上が実験で確認されている。
【００３６】尚、ハロゲンを含まないチタン化合物ガス
による前処理を行うことで、ハロゲンを含むチタン化合
物ガスを用いた場合の残留塩素によるアルミニウム薄膜
の腐食を防止することができる。
による前処理を行うことで、ハロゲンを含むチタン化合
物ガスを用いた場合の残留塩素によるアルミニウム薄膜
の腐食を防止することができる。
【００３７】このように、アルミニウム膜５との導通を
とるためのビアホール用の貫通孔８を開ける前に酸化シ
リコン膜６上にＴｉＮ７を堆積し、これら酸化シリコン
膜６及びＴｉＮ７に貫通孔８を開けてからＴｉＮ７及び
貫通孔８の側壁の酸化シリコン膜６にテトラキスジメチ
ルアミノチタン９を吸着させ、その後にＣＶＤ法でアル
ミニウム層１０を堆積させることによって、高アスペク
ト比の微細なビアホールへのアルミニウムの埋め込みと
配線部での高融点金属膜上へのアルミニウムの成膜が実
現できる。よって、高歩留まりでかつ高信頼性の半導体
装置を得ることができる。
とるためのビアホール用の貫通孔８を開ける前に酸化シ
リコン膜６上にＴｉＮ７を堆積し、これら酸化シリコン
膜６及びＴｉＮ７に貫通孔８を開けてからＴｉＮ７及び
貫通孔８の側壁の酸化シリコン膜６にテトラキスジメチ
ルアミノチタン９を吸着させ、その後にＣＶＤ法でアル
ミニウム層１０を堆積させることによって、高アスペク
ト比の微細なビアホールへのアルミニウムの埋め込みと
配線部での高融点金属膜上へのアルミニウムの成膜が実
現できる。よって、高歩留まりでかつ高信頼性の半導体
装置を得ることができる。
【００３８】
【発明の効果】以上説明したように本発明によれば、半
導体基板上の導電層に絶縁膜を堆積してから高融点金属
膜を堆積し、これら絶縁膜及び高融点金属膜に導電層と
の接続用の貫通孔を形成してから半導体基板をハロゲン
を含まないチタン化合物ガス雰囲気に曝して絶縁膜及び
高融点金属膜の露出面に夫々チタン原子を析出させて気
相化学成長法でアルミ薄膜を形成することによって、微
細なビアホールをアルミニウムで埋め込むことができ、
半導体装置の信頼性を向上させることができるという効
果がある。
導体基板上の導電層に絶縁膜を堆積してから高融点金属
膜を堆積し、これら絶縁膜及び高融点金属膜に導電層と
の接続用の貫通孔を形成してから半導体基板をハロゲン
を含まないチタン化合物ガス雰囲気に曝して絶縁膜及び
高融点金属膜の露出面に夫々チタン原子を析出させて気
相化学成長法でアルミ薄膜を形成することによって、微
細なビアホールをアルミニウムで埋め込むことができ、
半導体装置の信頼性を向上させることができるという効
果がある。
【図１】（ａ）は高融点金属化合物であるＴｉＮを絶縁
膜であるＳｉＯ2 上に堆積した工程を示す図、（ｂ）は
ビアホールを形成した工程を示す図、（ｃ）はＴｉＮ及
びＳｉＯ2 にテトラキスジメチルアミノチタンを吸着し
た工程を示す図、（ｄ）はアルミニウム配線を形成した
工程を示す図である。
膜であるＳｉＯ2 上に堆積した工程を示す図、（ｂ）は
ビアホールを形成した工程を示す図、（ｃ）はＴｉＮ及
びＳｉＯ2 にテトラキスジメチルアミノチタンを吸着し
た工程を示す図、（ｄ）はアルミニウム配線を形成した
工程を示す図である。
１ シリコン基板 ２，６ 酸化シリコン膜 ３ チタン ４，７ ＴｉＮ ５ アルミニウム膜 ８ ビアホール用の貫通孔 ９ テトラキスジメチルアミノチタン １０ アルミニウム層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小林 明子 東京都府中市四谷５丁目８番１号 日電ア ネルバ株式会社内 (72)発明者 八子 忠明 愛媛県新居浜市惣開町５番１号 住友化学 工業株式会社内 (72)発明者 門倉 秀公 愛媛県新居浜市惣開町５番１号 住友化学 工業株式会社内
Claims (5)
- 【請求項１】 半導体基板上の導電層に絶縁膜を堆積す
る工程と、前記絶縁膜上に高融点金属膜を堆積する工程
と、前記絶縁膜及び前記高融点金属膜に前記導電層との
接続用の貫通孔を形成する工程と、前記貫通孔が形成さ
れた前記半導体基板をハロゲンを含まないチタン化合物
ガス雰囲気に曝す工程と、前記半導体基板において気相
化学成長法でアルミ薄膜を形成する工程とを含むことを
特徴とする半導体装置の製造方法。 - 【請求項２】 前記絶縁膜は、酸化シリコン膜からなる
ことを特徴とする請求項１記載の半導体装置の製造方
法。 - 【請求項３】 前記ハロゲンを含まないチタン化合物ガ
スは、テトラキスジメチルアミノチタン，テトラキスジ
エチルアミノチタン，ジシクロペンタジエニルアジ化チ
タン，ビスジメチルアミノジシクロペンタジエニルチタ
ン，テトラトリメチルシリルメチルチタンのうちの一方
からなることを特徴とする請求項１または請求項２記載
の半導体装置の製造方法。 - 【請求項４】 前記高融点金属膜は、高融点金属及び高
融点金属化合物の一方からなることを特徴とする請求項
１から請求項３のいずれか記載の半導体装置の製造方
法。 - 【請求項５】 前記高融点金属膜は、ＴｉとＴｉＮとＴ
ｉＷとのうちのいずれか一つからなることを特徴とする
請求項１から請求項３のいずれか記載の半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6225442A JP2704120B2 (ja) | 1994-09-21 | 1994-09-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6225442A JP2704120B2 (ja) | 1994-09-21 | 1994-09-21 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0897280A true JPH0897280A (ja) | 1996-04-12 |
| JP2704120B2 JP2704120B2 (ja) | 1998-01-26 |
Family
ID=16829433
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6225442A Expired - Lifetime JP2704120B2 (ja) | 1994-09-21 | 1994-09-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2704120B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007180491A (ja) * | 2005-12-27 | 2007-07-12 | Hynix Semiconductor Inc | 半導体素子のキャパシタの製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01243551A (ja) * | 1988-03-25 | 1989-09-28 | Seiko Epson Corp | 半導体装置 |
| JPH0593273A (ja) * | 1991-10-01 | 1993-04-16 | Nec Corp | アルミ薄膜の形成方法 |
| JPH06224309A (ja) * | 1993-01-28 | 1994-08-12 | Nec Corp | 接続孔の埋め込み方法 |
-
1994
- 1994-09-21 JP JP6225442A patent/JP2704120B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01243551A (ja) * | 1988-03-25 | 1989-09-28 | Seiko Epson Corp | 半導体装置 |
| JPH0593273A (ja) * | 1991-10-01 | 1993-04-16 | Nec Corp | アルミ薄膜の形成方法 |
| JPH06224309A (ja) * | 1993-01-28 | 1994-08-12 | Nec Corp | 接続孔の埋め込み方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007180491A (ja) * | 2005-12-27 | 2007-07-12 | Hynix Semiconductor Inc | 半導体素子のキャパシタの製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2704120B2 (ja) | 1998-01-26 |
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