JPH09116779A - クロック発生回路およびそれを用いたパルス生成回路 - Google Patents
クロック発生回路およびそれを用いたパルス生成回路Info
- Publication number
- JPH09116779A JPH09116779A JP7270854A JP27085495A JPH09116779A JP H09116779 A JPH09116779 A JP H09116779A JP 7270854 A JP7270854 A JP 7270854A JP 27085495 A JP27085495 A JP 27085495A JP H09116779 A JPH09116779 A JP H09116779A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- pulse
- counter
- circuit
- detection pulse
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 238000001514 detection method Methods 0.000 claims abstract description 24
- 230000000630 rising effect Effects 0.000 claims description 17
- 230000001360 synchronised effect Effects 0.000 claims description 11
- 230000010355 oscillation Effects 0.000 abstract description 14
- 230000005684 electric field Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 9
- 239000003990 capacitor Substances 0.000 description 8
- 238000000926 separation method Methods 0.000 description 7
- 238000003708 edge detection Methods 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 2
- 239000002131 composite material Substances 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Synchronizing For Television (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【構成】 立ち上がり／立ち下がり検出回路１４が、水
平発振回路１２から出力されたフライバックパルスの立
ち上がりおよび立ち下がりを検出する。立ち上がり検出
パルスはクロック発振回路１６に与えられ、立ち下がり
検出パルスはカウンタ１８ａに与えられる。クロック発
振回路１６は立ち上がり検出パルスに同期したクロック
を出力し、カウンタ１８ａに与える。したがって、カウ
ンタ１８ａはクロックによってインクリメントされると
ともに立ち下がり検出パルスによってリセットされる。
カウント値はタイミングデコーダ１８ｂに与えられ、タ
イミングデコーダ１８ｂはそのカウント値に応じて各種
パルスを生成する。 【効果】 クロック発振回路は、フライバックパルスに
基づく立ち上がり検出パルスに同期したクロックを発生
するため、弱電界時でも短時間で同期クロックを発生さ
せることができる。
平発振回路１２から出力されたフライバックパルスの立
ち上がりおよび立ち下がりを検出する。立ち上がり検出
パルスはクロック発振回路１６に与えられ、立ち下がり
検出パルスはカウンタ１８ａに与えられる。クロック発
振回路１６は立ち上がり検出パルスに同期したクロック
を出力し、カウンタ１８ａに与える。したがって、カウ
ンタ１８ａはクロックによってインクリメントされると
ともに立ち下がり検出パルスによってリセットされる。
カウント値はタイミングデコーダ１８ｂに与えられ、タ
イミングデコーダ１８ｂはそのカウント値に応じて各種
パルスを生成する。 【効果】 クロック発振回路は、フライバックパルスに
基づく立ち上がり検出パルスに同期したクロックを発生
するため、弱電界時でも短時間で同期クロックを発生さ
せることができる。
Description
【０００１】
【産業上の利用分野】この発明はクロック発生回路およ
びそれを用いたパルス生成回路に関し、特にたとえば水
平周波数信号に基づいてクロックを発生するクロック発
生回路およびそれを用いたパルス生成回路に関する。
びそれを用いたパルス生成回路に関し、特にたとえば水
平周波数信号に基づいてクロックを発生するクロック発
生回路およびそれを用いたパルス生成回路に関する。
【０００２】
【従来の技術】図４に示す従来のテレビジョン受像機１
では、コンポジット映像信号に含まれる同期信号が同期
分離回路２で分離され、同期分離信号がクロック発振回
路３およびワンショットＩＣ４に与えられる。したがっ
て、クロック発振回路３は同期分離信号に同期したクロ
ックを発生し、ワンショットＩＣ４は同期分離信号に基
づいて水平同期信号期間以外でリセットパルスを出力す
る。パルス生成回路５に含まれるカウンタ６はクロック
およびリセットパルスによって動作し、パルス生成回路
５はカウンタ６のカウント値に基づいて各種パルスを生
成する。
では、コンポジット映像信号に含まれる同期信号が同期
分離回路２で分離され、同期分離信号がクロック発振回
路３およびワンショットＩＣ４に与えられる。したがっ
て、クロック発振回路３は同期分離信号に同期したクロ
ックを発生し、ワンショットＩＣ４は同期分離信号に基
づいて水平同期信号期間以外でリセットパルスを出力す
る。パルス生成回路５に含まれるカウンタ６はクロック
およびリセットパルスによって動作し、パルス生成回路
５はカウンタ６のカウント値に基づいて各種パルスを生
成する。
【０００３】
【発明が解決しようとする課題】しかし、このような従
来技術では、同期分離信号に対してクロックが同期する
ため、弱電界のときやノイズが大きいとき等に同期分離
回路が適切に同期信号を分離できないと、クロック発振
回路も誤動作するという問題点があった。このような問
題点を解決するために、ＰＬＬ回路を用いて同期分離信
号に位相ロックしたクロックを生成する方法も考えられ
るが、これでは位相ロックまで時間がかかるとともに、
回路構成も複雑になるという問題点が生じる。
来技術では、同期分離信号に対してクロックが同期する
ため、弱電界のときやノイズが大きいとき等に同期分離
回路が適切に同期信号を分離できないと、クロック発振
回路も誤動作するという問題点があった。このような問
題点を解決するために、ＰＬＬ回路を用いて同期分離信
号に位相ロックしたクロックを生成する方法も考えられ
るが、これでは位相ロックまで時間がかかるとともに、
回路構成も複雑になるという問題点が生じる。
【０００４】それゆえに、この発明の主たる目的は、簡
単な回路で、確実に水平周波数信号に同期したクロック
を発生させることができる、クロック発生回路およびそ
れを用いたパルス生成回路を提供することである。
単な回路で、確実に水平周波数信号に同期したクロック
を発生させることができる、クロック発生回路およびそ
れを用いたパルス生成回路を提供することである。
【０００５】
【課題を解決するための手段】この発明は、水平周波数
信号を出力する水平発振手段、水平周波数信号の立ち上
がりおよび立ち下がりのいずれか一方を検出する第１検
出手段、および第１検出手段の出力に同期したクロック
を発生するクロック発生手段を備える、クロック発生回
路である。
信号を出力する水平発振手段、水平周波数信号の立ち上
がりおよび立ち下がりのいずれか一方を検出する第１検
出手段、および第１検出手段の出力に同期したクロック
を発生するクロック発生手段を備える、クロック発生回
路である。
【０００６】
【作用】第１検出手段は、水平発振手段から出力された
水平周波数信号のたとえば立ち上がりを検出し、たとえ
ば立ち上がり検出パルスを出力する。クロック発生手段
はこの立ち上がり検出パルスを受け、これに同期したク
ロックを発生する。なお、このようなクロック発生回路
を用いたパルス生成回路では、たとえば第２検出手段が
水平周波数信号のたとえば立ち下がりを検出し、たとえ
ばリセットパルス生成手段が、この検出結果に基づいて
リセットパルスを生成する。カウンタは、これらのクロ
ックおよびリセットパルスによって動作し、パルス生成
手段がカウンタのカウント値に基づいて各種パルスを生
成する。
水平周波数信号のたとえば立ち上がりを検出し、たとえ
ば立ち上がり検出パルスを出力する。クロック発生手段
はこの立ち上がり検出パルスを受け、これに同期したク
ロックを発生する。なお、このようなクロック発生回路
を用いたパルス生成回路では、たとえば第２検出手段が
水平周波数信号のたとえば立ち下がりを検出し、たとえ
ばリセットパルス生成手段が、この検出結果に基づいて
リセットパルスを生成する。カウンタは、これらのクロ
ックおよびリセットパルスによって動作し、パルス生成
手段がカウンタのカウント値に基づいて各種パルスを生
成する。
【０００７】
【発明の効果】この発明によれば、水平発振手段から出
力された水平周波数信号に基づいてクロックを発生する
ようにしたため、回路が簡単であり、しかも受信電界強
度等に依存せず確実に水平周波数信号に同期したクロッ
クを発生させることができる。この発明の上述の目的，
その他の目的，特徴および利点は、図面を参照して行う
以下の実施例の詳細な説明から一層明らかとなろう。
力された水平周波数信号に基づいてクロックを発生する
ようにしたため、回路が簡単であり、しかも受信電界強
度等に依存せず確実に水平周波数信号に同期したクロッ
クを発生させることができる。この発明の上述の目的，
その他の目的，特徴および利点は、図面を参照して行う
以下の実施例の詳細な説明から一層明らかとなろう。
【０００８】
【実施例】図１を参照して、この実施例のテレビジョン
受像機１０は水平発振回路１２を含み、これが１５．７
３４ｋＨｚのフライバックパルスを出力する。立ち上が
り／立ち下がり検出回路１４はフライバックパルスを受
け、その立ち上がりおよび立ち下がりを検出する。立ち
上がり検出パルスはクロック発振回路１６に含まれるＮ
ＡＮＤ回路１６ａの一方端に与えられ、これによってク
ロック発振回路１６は立ち上がり検出パルスに同期した
クロックを出力し、パルス生成回路１８に含まれるカウ
ンタ１８ａに与える。一方、立ち下がり検出パルスはリ
セットパルスとしてカウンタ１８ａに与えられる。カウ
ンタ１８ａはクロック同期式のカウンタであり、クロッ
クによってインクリメントされるとともに、リセットパ
ルスが与えられた次のクロックでリセットされる。カウ
ンタ１８ａのカウント値はタイミングデコーダ１８ｂに
与えられ、タイミングデコーダ１８ｂはカウント値に従
って各種パルスを生成する。
受像機１０は水平発振回路１２を含み、これが１５．７
３４ｋＨｚのフライバックパルスを出力する。立ち上が
り／立ち下がり検出回路１４はフライバックパルスを受
け、その立ち上がりおよび立ち下がりを検出する。立ち
上がり検出パルスはクロック発振回路１６に含まれるＮ
ＡＮＤ回路１６ａの一方端に与えられ、これによってク
ロック発振回路１６は立ち上がり検出パルスに同期した
クロックを出力し、パルス生成回路１８に含まれるカウ
ンタ１８ａに与える。一方、立ち下がり検出パルスはリ
セットパルスとしてカウンタ１８ａに与えられる。カウ
ンタ１８ａはクロック同期式のカウンタであり、クロッ
クによってインクリメントされるとともに、リセットパ
ルスが与えられた次のクロックでリセットされる。カウ
ンタ１８ａのカウント値はタイミングデコーダ１８ｂに
与えられ、タイミングデコーダ１８ｂはカウント値に従
って各種パルスを生成する。
【０００９】立ち上がり／立ち下がり検出回路１４の構
成を図２に示す。スイッチＳＷ１およびＳＷ２はフライ
バックパルスによってオン／オフされ、これによってコ
ンデンサＣ１の端子電圧が変化する。すなわち、図３
（Ａ）に示すフライバックパルスがローレベルのときは
スイッチＳＷ１がオフされるとともにスイッチＳＷ２が
オンされ、コンデンサＣ１の端子電圧は０Ｖになるが、
フライバックパルスがハイレベルになるとスイッチＳＷ
１がオンされるとともにスイッチＳＷ２がオフされ、コ
ンデンサＣ１が充電される。したがって、コンデンサＣ
１の端子電圧は図３（Ｂ）のように変化する。フライバ
ックパルスおよびコンデンサＣ１の端子電圧はＮＡＮＤ
回路１４ａおよび１４ｂに与えられ、それぞれから図３
（Ｃ）および（Ｅ）に示す立ち上がり検出パルスおよび
立ち下がり検出パルスが出力される。すなわち、フライ
バックパルスがハイレベルでかつコンデンサＣ１の端子
電圧がＮＡＮＤ回路１４ａの閾値を超えないときは、Ｎ
ＡＮＤ回路１４ａからローレベルの立ち上がり検出パル
スが出力され、フライバックパルスがローレベルでかつ
コンデンサＣ１の端子電圧がＮＡＮＤ回路１４ｂの閾値
を超えるときは、ＮＡＮＤ回路１４ｂからローレベルの
立ち下がり検出パルスが出力される。
成を図２に示す。スイッチＳＷ１およびＳＷ２はフライ
バックパルスによってオン／オフされ、これによってコ
ンデンサＣ１の端子電圧が変化する。すなわち、図３
（Ａ）に示すフライバックパルスがローレベルのときは
スイッチＳＷ１がオフされるとともにスイッチＳＷ２が
オンされ、コンデンサＣ１の端子電圧は０Ｖになるが、
フライバックパルスがハイレベルになるとスイッチＳＷ
１がオンされるとともにスイッチＳＷ２がオフされ、コ
ンデンサＣ１が充電される。したがって、コンデンサＣ
１の端子電圧は図３（Ｂ）のように変化する。フライバ
ックパルスおよびコンデンサＣ１の端子電圧はＮＡＮＤ
回路１４ａおよび１４ｂに与えられ、それぞれから図３
（Ｃ）および（Ｅ）に示す立ち上がり検出パルスおよび
立ち下がり検出パルスが出力される。すなわち、フライ
バックパルスがハイレベルでかつコンデンサＣ１の端子
電圧がＮＡＮＤ回路１４ａの閾値を超えないときは、Ｎ
ＡＮＤ回路１４ａからローレベルの立ち上がり検出パル
スが出力され、フライバックパルスがローレベルでかつ
コンデンサＣ１の端子電圧がＮＡＮＤ回路１４ｂの閾値
を超えるときは、ＮＡＮＤ回路１４ｂからローレベルの
立ち下がり検出パルスが出力される。
【００１０】図１に戻って、クロック発振回路１６は立
ち上がり検出パルスがローレベルの間発振を停止し、立
ち上がり検出パルスが立ち上がるとその立ち上がりに同
期したクロックを発生する。したがって、クロックは図
３（Ｄ）に示すように変化する。カウンタ１８ａはこの
クロックによってインクリメントされ、立ち下がり検出
パルスによってリセットされる。タイミングデコーダ１
８ｂはカウンタ１８ａのカウント値を受け、たとえば図
３（Ｆ）に示すブランキングパルスを出力する。
ち上がり検出パルスがローレベルの間発振を停止し、立
ち上がり検出パルスが立ち上がるとその立ち上がりに同
期したクロックを発生する。したがって、クロックは図
３（Ｄ）に示すように変化する。カウンタ１８ａはこの
クロックによってインクリメントされ、立ち下がり検出
パルスによってリセットされる。タイミングデコーダ１
８ｂはカウンタ１８ａのカウント値を受け、たとえば図
３（Ｆ）に示すブランキングパルスを出力する。
【００１１】この実施例によれば、クロックはフライバ
ックパルスに基づく立ち上がり検出パルスに同期するた
め、弱電界時でも短時間で同期クロックを発生させるこ
とができる。また、フライバックパルスに基づく立ち下
がり検出パルスをカウンタ１８ａのリセットパルスとし
て用いるようにしたため、クロックが出力されている期
間にカウンタ１８ａにリセットパルスが与えられ、これ
によってカウンタ１８ａとしてクロック同期式のカウン
タを用いることができる。
ックパルスに基づく立ち上がり検出パルスに同期するた
め、弱電界時でも短時間で同期クロックを発生させるこ
とができる。また、フライバックパルスに基づく立ち下
がり検出パルスをカウンタ１８ａのリセットパルスとし
て用いるようにしたため、クロックが出力されている期
間にカウンタ１８ａにリセットパルスが与えられ、これ
によってカウンタ１８ａとしてクロック同期式のカウン
タを用いることができる。
【００１２】なお、この実施例では水平発振回路によっ
てフライバックパルスを生成するようにしたが、他の信
号処理系に含まれるＰＬＬ回路で作成された位相比較用
のパルスを用いてもよいことはもちろんである。また、
この実施例ではテレビジョン受像機１０を用いて説明し
たが、この発明は、ＶＴＲなどの水平発振回路を用いる
あらゆる機器に適用できることはもちろんである。
てフライバックパルスを生成するようにしたが、他の信
号処理系に含まれるＰＬＬ回路で作成された位相比較用
のパルスを用いてもよいことはもちろんである。また、
この実施例ではテレビジョン受像機１０を用いて説明し
たが、この発明は、ＶＴＲなどの水平発振回路を用いる
あらゆる機器に適用できることはもちろんである。
【図１】この発明の一実施例を示すブロック図である。
【図２】図１実施例の一部を示す回路図である。
【図３】（Ａ）はフライバックパルスを示す波形図であ
り、（Ｂ）はコンデンサＣ１の端子電圧を示す波形図で
あり、（Ｃ）は立ち上がり検出パルスを示す波形図であ
り、（Ｄ）はクロックを示す波形図であり、（Ｅ）は立
ち下がり検出パルスを示す波形図であり、（Ｆ）はブラ
ンキングパルスを示す波形図である。
り、（Ｂ）はコンデンサＣ１の端子電圧を示す波形図で
あり、（Ｃ）は立ち上がり検出パルスを示す波形図であ
り、（Ｄ）はクロックを示す波形図であり、（Ｅ）は立
ち下がり検出パルスを示す波形図であり、（Ｆ）はブラ
ンキングパルスを示す波形図である。
【図４】従来技術を示すブロック図である。
１０ …テレビジョン受像機 １２ …水平発振回路 １４ …立ち上がり／立ち下がり検出回路 １８ …パルス生成回路
Claims (2)
- 【請求項１】水平周波数信号を出力する水平発振手段、 前記水平周波数信号の立ち上がりおよび立ち下がりのい
ずれか一方を検出する第１検出手段、および前記第１検
出手段の出力に同期したクロックを発生するクロック発
生手段を備える、クロック発生回路。 - 【請求項２】請求項１記載のクロック発生回路を用いた
パルス生成回路であって、 前記水平周波数信号の立ち上がりおよび立ち下がりのい
ずれか他方を検出する第２検出手段、 前記第２検出手段の出力に基づいてリセットパルスを生
成するリセットパルス生成手段、 前記クロックおよび前記リセットパルスによって動作す
るカウンタ、および前記カウンタのカウント値に基づい
てパルスを生成するパルス生成手段を備える、パルス生
成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7270854A JPH09116779A (ja) | 1995-10-19 | 1995-10-19 | クロック発生回路およびそれを用いたパルス生成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7270854A JPH09116779A (ja) | 1995-10-19 | 1995-10-19 | クロック発生回路およびそれを用いたパルス生成回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09116779A true JPH09116779A (ja) | 1997-05-02 |
Family
ID=17491911
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7270854A Withdrawn JPH09116779A (ja) | 1995-10-19 | 1995-10-19 | クロック発生回路およびそれを用いたパルス生成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09116779A (ja) |
-
1995
- 1995-10-19 JP JP7270854A patent/JPH09116779A/ja not_active Withdrawn
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100546541B1 (ko) | Ｐｌｌ회로및영상재생장치 | |
| JPH03220872A (ja) | 同期発生回路 | |
| US5608462A (en) | Synchronizing arrangement including a gate circuit and a window circuit for determining the occurrence of output pulses | |
| JPH0552703B2 (ja) | ||
| CA2077532A1 (en) | Phase control circuit | |
| US5877640A (en) | Device for deriving a clock signal from a synchronizing signal and a videorecorder provided with the device | |
| CA2229765A1 (en) | Synchronize processing circuit | |
| US6741291B1 (en) | Synchronous signal detection with noise rejection | |
| JPH09116779A (ja) | クロック発生回路およびそれを用いたパルス生成回路 | |
| JP3320576B2 (ja) | 発振回路 | |
| US6597404B1 (en) | Phase controller of horizontal drive pulse and method of the same | |
| JP4769974B2 (ja) | 水平垂直同期信号生成回路 | |
| KR0147315B1 (ko) | 비디오 카메라의 동기록킹 회로 | |
| JPH02309778A (ja) | クロック生成回路 | |
| JP2794693B2 (ja) | 水平偏向回路 | |
| JPH0365878A (ja) | 同期装置 | |
| JPH09511370A (ja) | フェーズロック同期信号ストリッパ | |
| US6404148B1 (en) | Switching apparatus for horizontal driving pulse | |
| JPH0119492Y2 (ja) | ||
| JP3405008B2 (ja) | 垂直同期信号回路 | |
| JP2714193B2 (ja) | デジタルテレビジョン受像機 | |
| JPS61228726A (ja) | 発振出力制御回路 | |
| JP3519878B2 (ja) | 垂直同期動作の制御回路 | |
| JP2743428B2 (ja) | バーストゲートパルス発生回路 | |
| JPH0552110B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030107 |