JPH09134971A - Ｓｏｉ上の多数のマイクロ電子回路の製造方法 - Google Patents

Ｓｏｉ上の多数のマイクロ電子回路の製造方法

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JPH09134971A
JPH09134971A JP8277262A JP27726296A JPH09134971A JP H09134971 A JPH09134971 A JP H09134971A JP 8277262 A JP8277262 A JP 8277262A JP 27726296 A JP27726296 A JP 27726296A JP H09134971 A JPH09134971 A JP H09134971A
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  • Bipolar Transistors (AREA)
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  • Bipolar Integrated Circuits (AREA)

Abstract

(57)【要約】 （修正有） 【課題】 ＳＯＩ上に多数のＣＭＯＳパターンおよびバ
イポーラトランジスタを製造するのに適している方法を
提供する。 【解決手段】 絶縁材料に画成された能動的範囲にｎ又
はｐウェルが注入され、ゲート酸化物が形成され、また
能動的範囲の上にパターン化され、第１のポリシリコン
層が施され、ｎ+ 又はｐ+ 注入が行われ、温度処理によ
りウェル下の２つの範囲がドープされ、酸化物層が施さ
れ、酸化物層およびその下のシリコン層がエッチングさ
れ、酸化物層が施され、エッチングされたポリシリコン
パターンにスペーサがエッチングされ、第２のポリシリ
コン層が施され、ｐ- 又はｎ- 注入が行われ、第２のポ
リシリコン層がパターン化され、また酸化物層を施さ
れ、形成されたエッジにおいてスペーサがエッチングさ
れ、温度処理により注入されたドーピング物質がポリシ
リコン層からウェル範囲に拡散され、露出する酸化物層
がケイ化され金属接触部が形成される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＳＯＩ上に多数の
マイクロ電子回路を製造するための方法に関する。その
際に特にＣＭＯＳトランジスタおよび／またはバイポー
ラトランジスタが製造される。
【０００２】
【従来の技術】マイクロ電子回路およびＣＭＯＳ回路ま
たはバイポーラトランジスタを製造するための一連の種
々の方法が既に知られている。しかしこれらの方法は互
いに少なからず異なっており、また互いに組み合わせる
ことが不可能であり、またはそのために大きな費用がか
かる。
【０００３】
【発明が解決しようとする課題】本発明の課題は、ＳＯ
Ｉ上に多数の種々のマイクロ電子および特にＣＭＯＳパ
ターンおよびバイポーラトランジスタを製造するのに適
している方法を提供することにある。
【０００４】
【課題を解決するための手段】この課題は本発明によれ
ば、絶縁材料に多数の能動的範囲が画成され、能動的範
囲にそれぞれ形成すべきパターンに関係してｎウェルま
たはｐウェルが注入され、ゲート酸化物が形成され、ま
た能動的範囲の上にパターン化され、第１のポリシリコ
ン層が施され、形成すべきパターンに関係してｎ+ また
はｐ+ 注入が行われ、またその後の温度処理によりウェ
ルのその下に位置している２つの範囲がドープされ、酸
化物層が施され、酸化物層およびその下に位置している
シリコン層が能動的範囲を画成するためにエッチングさ
れ、酸化物層が施され、またこれから能動的範囲のエッ
チングされたポリシリコンパターンにスペーサがエッチ
ングされ、第２のポリシリコン層が施され、形成すべき
パターンに関係してｐ- またはｎ- 注入が行われ、第２
のポリシリコン層がパターン化され、また酸化物層を施
され、形成されたエッジにおいてスペーサがエッチング
され、温度処理により注入されたドーピング物質が第１
および第２のポリシリコン層からその下に位置している
ウェル範囲に拡散され、露出する酸化物層が適当な金属
の取り入れによりケイ化され、金属接触部が形成される
ことにより解決される。
【０００５】本発明による方法により、ウェハの上に多
数の能動的範囲を画成し、また等しいプロセスの使用の
もとに多数の異なるパターンを製造することが可能であ
り、その際に単にドーピングが適合されればよい。
【０００６】ｎ‐ＣＭＯＳパターンを製造するために
は、先ずｐウェルが注入され、その上に位置しているポ
リシリコン層における注入および続いての回復によりｎ
+ ソース／ドレインおよびゲート注入が行われ、また最
後の注入工程で両面ｎ- ＬＤＤ注入が行われる。それに
対してｐ‐ＣＭＯＳパターンの製造の際には先ずｎウェ
ルが注入され、続いて第１のポリシリコン層における注
入および回復によりｐ+ソース／ドレインおよびゲート
注入が行われ、また最後に両面ｐ‐ＬＤＤ注入が行われ
る。
【０００７】他の好ましい実施態様では、ＮＰＮトラン
ジスタの製造の際に先ずｎウェルが注入され、また次い
でエミッタおよびコレクタ範囲を製造するために第１の
ポリシリコン層におけるｎ+ 注入がポリシリコン層から
その下に位置しているウェル範囲へドーピング原子を拡
散させるための回復プロセスと結び付いて行われ、また
その後にベースを形成させるための片面ｐ- 注入が行わ
れる。ＰＮＰトランジスタを製造するためには、先ずｐ
ウェルが形成され、また続いてのｐ+ ドーピングにより
エミッタおよびコレクタ範囲が形成され、またその後の
ｎ- 注入によりベースが製造される。
【０００８】１つのウェハ上に多数の等しいパターンを
形成することは特に望ましい。この仕方で１つのプロセ
ス列で多数のマイクロ電子構成要素が形成され得る。も
ちろん１つのウェハ上に異なるパターンを製造すること
も同じく可能である。そのためには本発明による標準化
されたプロセスで異なる注入が行われればよい。
【０００９】トランジスタ製造の際に特に好ましい実施
態様では、両側にスペーサが形成され、それによりトラ
ンジスタのベース幅が特にわずかに調整され得る。
【００１０】本発明による方法により、ＣＭＯＳに対す
る２つのポリシリコン層および横方向バイポーラトラン
ジスタが使用されることによって、ＳＯＩ上に高性能Ｂ
ｉＣＭＯＳプロセスが実現される。さらにポリシリコン
からモノシリコンへのドーピング物質の拡散により横方
向に急峻なドーピング物質プロフィルが得られる。本発
明によるプロセスは接触孔有りまたは無しで可能であ
る。接触孔の構成の際には接触はポリシリコン上を導か
れ、他方においてそれらは標準プロセスではモノシリコ
ン上を導かれる。しかしその際に、エッチングがモノシ
リコンの範囲内で行われるという問題がある。ＳＯＩプ
ロセスで使用される薄いシリコン層のゆえにこのような
エッチングは臨界的であり得る。またこの方法で可能な
接触形成が接触を通して行われることは有利であり、そ
の際に接触ポリシリコン上を導かれる。
【００１１】個々のウェル範囲をドープするため、その
上に位置しているポリシリコン層にドーピング物質が注
入され、また後続の回復プロセスでこれらのドーピング
物質がポリシリコン層からその下に位置しているウェル
の範囲のなかに拡散される。このような回復ステップは
各個の注入の後に行われ得る。しかし、好ましくは、た
だ１つの共通の回復プロセスが最後の注入の後に行われ
る。
【００１２】
【実施例】以下、図面に示されている実施例により本発
明を一層詳細に説明する。
【００１３】本発明方法の開始時に基板１６の上にシリ
コン酸化物（ＳｉＯ2 ）層１７が、またその上にシリコ
ン層が施される。能動的範囲１はＭＥＳＡエッチングま
たは酸化によりシリコン層内に画成される。こうして形
成された能動的範囲１が図１中に示されている。使用さ
れるウェハの上に多数の能動的範囲１が画成され、それ
らのなかにそれぞれ１つのパターンが形成される。図を
簡単にするため、図面中には常にただ１つの能動的範囲
１が示されている。マスク技術により能動的範囲１の外
側の領域が覆われ、また能動的範囲１にＩ2 注入により
ｎウェル２またはｐウェル２が形成される。これらはモ
ノシリコンから成っている。ドーピング原子の選択は形
成すべきパターンに関係する。すなわちｎ‐ＣＭＯＳま
たはＰＮＰトランジスタに対してはｐウェルが、またｐ
‐ＣＭＯＳまたはＮＰＮトランジスタに対してはｎウェ
ルが形成される。こうして注入されたウェルは温度処理
により回復される。続いてゲート酸化物３が施され、別
のマスク技術によりパターン化され、またＳｉＯ2 がエ
ッチングされ、こうしてゲート酸化物３は能動的範囲１
のただ１つの部分範囲を覆う。
【００１４】図２に示されているすぐ次の工程で第１の
ポリシリコン層４が全面的に施される。このポリシリコ
ン層４においてｎ- またはｐ- 注入により、形成された
パターンを接続する役割とそれらの端子としての役割と
をする高オーム抵抗が形成される。さらに範囲５および
６を有するレジストマスクが施され、それによりｎ+ま
たはｐ+ 注入が行われる。ＣＭＯＳパターンの製造の際
にこれらの注入はソース／ドレイン注入およびゲートド
ーピングの役割をし、またトランジスタの製造の際には
エミッタおよびコレクタ製造の役割をする。さらにたと
えばｎ+ 注入によりＰＮＰトランジスタに対するベース
端子が形成され、またはキャパシタンスおよび抵抗が形
成され得る。逆に、ｎ- 注入によりＮＰＮトランジスタ
に対するベース端子が形成され、またはキャパシタンス
および抵抗が形成され得る。
【００１５】このようにしてｎ+ またはｐ+ ドープされ
た範囲１８がポリシリコン層４内に生ずる。いま第１の
回復ステップが行われるものとする。その際にドーパン
ト原子はその下に位置しているウェル２の範囲１８ａに
も拡散する。ゲート酸化物３は拡散制動の役割をし、従
ってこの中央範囲内ではウェル２のそれ以上のドーピン
グは行われない。さらに第１のポリシリコン層４の上に
酸化物層７が施される。この酸化物層７はその下に位置
している第１のポリシリコン層と同様にウェハ全体にわ
たって延びている。後続の工程で初めて、最初に全面的
に施された層がそのつどの能動的範囲内での使用のため
にパターン化される。この状態は図３中に示されてい
る。
【００１６】図４中には、どのようにして別のマスク技
術により能動的範囲８が形成されるかが示されており、
その際に酸化物層７、第１のポリシリコン層４およびそ
の下に位置しているゲート酸化物３はその下に位置して
いるウェル２までエッチングされる。こうして形成され
たパターンの上に酸化物層が施され、またスペーサ技術
によりスペーサ９がこのパターンの縁においてエッチン
グされる。
【００１７】先に形成された中間空所をも満たし、スペ
ーサ９に当たり、また下方にウェル２まで達する第２の
ポリシリコン層２が施される。この第２のポリシリコン
層２の上に、図５中に示されているように、レジストマ
スク１０、１１が施され、それらを用いてｐ- またはｎ
- Ｉ2 注入が行われる。ｐ- Ｉ2 注入によりＮＰＮトラ
ンジスタにベースが形成され、またはｐ‐ＣＭＯＳにお
いてＬＤＤ注入が行われる。同様にｎ- Ｉ2 注入により
ＰＮＰトランジスタのベースが形成され、またはｎ‐Ｃ
ＭＯＳにおいてＬＤＤ注入が行われる。
【００１８】別のマスク技術により第２のポリシリコン
層１２がエッチングされ、またそれによりパターン化さ
れる。こうして形成されたパターンが図６中に示されて
いる。別の温度処理によりドーピング物質がポリシリコ
ン層１２からその下に位置しているウェル２のモノシリ
コン範囲に拡散される。これらの範囲は先に形成された
外側のｎ+ またはｐ+ ドープされた範囲１８ａとウェル
の中央範囲１９との間に位置している。この回復プロセ
スは先行の回復プロセスの省略のもとに単一のプロセス
としても行われ得る。その際に同時にドーピング物質が
第１のポリシリコン層４の範囲１８からその下に位置し
ているウェル２の外側範囲１８ａに、またドーピング物
質が第２のポリシリコン層１２から上記のウェル２の範
囲に拡散されよう。さらに、酸化物が施され、またたと
えば図７中に示されているように、第２のポリシリコン
層１２に形成されたパターンの縁においてスペーサがエ
ッチングされる。露出する酸化物層７および先に酸化物
を施された第２のポリシリコン層１２の範囲内に適当な
金属が施され、またこうしてケイ化物が形成される。こ
こに使用されるプロセスはケイ化物プロセスである。さ
らに接触形成のために金属接触部１５が施される。
【００１９】この方法により製造可能なパターンが図７
ないし図１０に示されている。その際に図７にはｎ‐Ｃ
ＭＯＳトランジスタが、図８にはｐ‐ＣＭＯＳトランジ
スタが、図８にはＮＰＮトランジスタが、また図１０に
はＰＮＰトランジスタが示されている。符号Ｓはソー
ス、Ｄはドレイン、またＧはゲートを示している。トラ
ンジスタにおける符号Ｅ：ＢおよびＣはエミッタ、ベー
スおよびコレクタを示している。ウェル１９の中央範囲
の上の矢印により、そこに同じく金属接触部が設けられ
ていることが示されている。
【図面の簡単な説明】
【図１】本発明方法のプロセス間の一つの状態を示す断
面図。
【図２】本発明方法のプロセス間の一つの状態を示す断
面図。
【図３】本発明方法のプロセス間の一つの状態を示す断
面図。
【図４】本発明方法のプロセス間の一つの状態を示す断
面図。
【図５】本発明方法のプロセス間の一つの状態を示す断
面図。
【図６】本発明方法のプロセス間の一つの状態を示す断
面図。
【図７】本発明による方法により形成されたｎ‐ＣＭＯ
Ｓトランジスタの断面図。
【図８】本発明による方法により形成されたｐ‐ＣＭＯ
Ｓトランジスタの断面図。
【図９】本発明による方法により製造されたＮＰＮトラ
ンジスタの断面図。
【図１０】本発明による方法により製造されたＰＮＰト
ランジスタの断面図。
【符号の説明】
１ 能動的範囲 ２ ウェル ３ ゲート酸化物 ４ 第１のポリシリコン層 ７ 酸化物層 ９ スペーサ １０、１１ レジストマスク １２ 第２のポリシリコン層 １４ ケイ化物 １５ 金属接触部 １６ 基板 １７ シリコン酸化物層 １８ ｎ+ またはｐ+ ドープされた範囲
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/73 29/786

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 ＳＯＩ上に多数のマイクロ電子回路、特
    にＣＭＯＳトランジスタおよび／またはバイポーラトラ
    ンジスタを製造するための方法において、絶縁材料に多
    数の能動的範囲（１）が画成され、能動的範囲（１）に
    それぞれ形成すべきパターンに関係してｎウェルまたは
    ｐウェル（２）が注入され、ゲート酸化物（３）が形成
    されて能動的範囲（１）の上にパターン化され、第１の
    ポリシリコン層（４）が施され、形成すべきパターンに
    関係してｎ+ またはｐ+ 注入が行われ、またその後の温
    度処理によりウェル（２）のその下に位置している２つ
    の範囲（１８ａ）がドープされ、酸化物層（７）が施さ
    れ、この酸化物層（７）およびその下に位置しているシ
    リコン層（４）が能動的範囲（８）を画成するためにエ
    ッチングされ、酸化物層が施され、またこれから能動的
    範囲（８）のエッチングされたポリシリコンパターンに
    スペーサ（９）がエッチングされ、第２のポリシリコン
    層（１２）が施され、形成すべきパターンに関係してｐ
    - またはｎ- 注入が行われ、第２のポリシリコン層（１
    ２）がパターン化されて酸化物層を施され、形成された
    エッジにおいてスペーサ（１３）がエッチングされ、温
    度処理により注入されたドーピング物質がポリシリコン
    （４、１２）からその下に位置しているウェル範囲に拡
    散され、露出する酸化物層が適当な金属の取り入れによ
    りケイ化され、金属接触部（１５）が形成されることを
    特徴とするＳＯＩ上の多数のマイクロ電子回路の製造方
    法。
  2. 【請求項２】 ＣＭＯＳパターンを製造するため先ずｐ
    ウェルが注入され、このウェルの外側範囲（１８ａ）が
    ポリシリコン層（４）のドーピングおよび回復によりｎ
    + ドープされ、続いて両面ｎ- ドーピングが行われるこ
    とを特徴とする請求項１記載の方法。
  3. 【請求項３】 ｐ‐ＣＭＯＳパターンを製造するため先
    ずｎウェル（２）が注入され、第１のポリシリコン層
    （４）がｐ+ ドープされ、続いて第２のポリシリコン層
    （１２）の両面ｐ- ドーピングが行われることを特徴と
    する請求項１記載の方法。
  4. 【請求項４】 ＮＰＮトランジスタを製造するため先ず
    ｎウェル（２）が注入され、第１のポリシリコン層
    （４）がｎ+ ドープされ、続いてベースの形成のために
    片面ｐ- ドーピングが行われることを特徴とする請求項
    １記載の方法。
  5. 【請求項５】 ＰＮＰトランジスタを製造するため先ず
    ｐウェル（２）が注入され、第１のポリシリコン層
    （４）の範囲（１８）がｐ+ ドープされ、続いて片面ｎ
    - ドーピングがベースの形成のために行われることを特
    徴とする請求項１記載の方法。
  6. 【請求項６】 多数の等しいパターンが形成されること
    を特徴とする請求項１ないし５の１つに記載の方法。
  7. 【請求項７】 トランジスタの製造の際にベース幅が両
    側のスペーサ（９）により調整されることを特徴とする
    請求項４ないし６の１つに記載の方法。
  8. 【請求項８】 ポリシリコンの接触が接触孔を通して行
    われることを特徴とする請求項１ないし７の１つに記載
    の方法。
  9. 【請求項９】 ウェル範囲が単一の回復プロセスにより
    最後の注入ステップの後にドープされることを特徴とす
    る請求項１ないし８の１つに記載の方法。
JP27726296A 1995-09-28 1996-09-27 Ｓｏｉ基板上のマイクロ電子回路の製造方法 Expired - Lifetime JP3479191B2 (ja)

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DE19536249A DE19536249A1 (de) 1995-09-28 1995-09-28 Verfahren zur Herstellung einer Vielzahl von mikroelektronischen Schaltungen auf SOI
DE19536249.7 1995-09-28

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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08255907A (ja) * 1995-01-18 1996-10-01 Canon Inc 絶縁ゲート型トランジスタ及びその製造方法
DE19758339C2 (de) * 1997-12-22 2003-09-25 X Fab Semiconductor Foundries Integrationsfähiger vertikaler Bipolartransistor und Verfahren zu seiner Herstellung
US6368960B1 (en) * 1998-07-10 2002-04-09 Sharp Laboratories Of America, Inc. Double sidewall raised silicided source/drain CMOS transistor

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4276688A (en) * 1980-01-21 1981-07-07 Rca Corporation Method for forming buried contact complementary MOS devices
US4677735A (en) * 1984-05-24 1987-07-07 Texas Instruments Incorporated Method of providing buried contacts for N and P channel devices in an SOI-CMOS process using a single N+polycrystalline silicon layer
US4837176A (en) * 1987-01-30 1989-06-06 Motorola Inc. Integrated circuit structures having polycrystalline electrode contacts and process
US5262344A (en) * 1990-04-27 1993-11-16 Digital Equipment Corporation N-channel clamp for ESD protection in self-aligned silicided CMOS process
US5389561A (en) * 1991-12-13 1995-02-14 Sony Corporation Method for making SOI type bipolar transistor
US5164326A (en) * 1992-03-30 1992-11-17 Motorola, Inc. Complementary bipolar and CMOS on SOI
JPH05304164A (ja) * 1992-04-28 1993-11-16 Toshiba Corp 半導体装置
US5273915A (en) * 1992-10-05 1993-12-28 Motorola, Inc. Method for fabricating bipolar junction and MOS transistors on SOI
EP0632490A3 (de) * 1993-07-02 1996-09-11 Siemens Ag Herstellungsverfahren für lateralen Bipolartransistor.
US5545579A (en) * 1995-04-04 1996-08-13 Taiwan Semiconductor Manufacturing Company Method of fabricating a sub-quarter micrometer channel field effect transistor having elevated source/drain areas and lightly doped drains

Also Published As

Publication number Publication date
EP0766305A3 (de) 1999-11-17
EP0766305B1 (de) 2005-03-16
US5733803A (en) 1998-03-31
JP3479191B2 (ja) 2003-12-15
EP0766305A2 (de) 1997-04-02
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