JPH09135237A

JPH09135237A - 伝送制御回路

Info

Publication number: JPH09135237A
Application number: JP7290786A
Authority: JP
Inventors: Hiroshi Ohata; 大畑　　浩
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 1995-11-09
Filing date: 1995-11-09
Publication date: 1997-05-20

Abstract

(57)【要約】【課題】夫々、送信と受信専用のバッファ３３Ｈと３３
Ｌをループバック動作時以外は共に送信又は受信用に用
い、バッファの利用効率を高める。【解決手段】例えば通常の送信時ＭＰＵ１はバッファマ
ネジャ１０に送信モードを伝え、出力コントローラ５を
送信開始信号ＴＸＥで起動させ、マルチプレクサ２１，
２２をＭＰＵの出力側に切替える。次にＭＰＵはライト
信号ＷＲに同期しマネジャからインクロックＩＮを出力
させ、バッファ３３Ｈ，３３Ｌの順にその全領域にデー
タを書込む。この時マネジャはポインタＰＩＵを見て３
３Ｈ→３３Ｌに切替える。一方出力コントローラ５は自
身のアウトクロックＯＵＴに同期し、マネジャから３３
Ｈ，３３ＬへアウトクロックＯＵＴを出力させ、３３
Ｈ，３３Ｌの順にデータを読出しＰ−Ｓ変換回路４でシ
リアル変換し伝送路に送出する。この際マネジャはポイ
ンタＰＯＵを見てマルチプレクサ２４を３３Ｈ→３３Ｌ
に切替える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は送，受信のデータを
一時格納するバッファを持ち、シリアル伝送路を介して
データを送受信する装置の送受信データの入出力部に設
けられ、送信すべきパラレルデータをシリアルデータに
変換し直接又はモデムを介しシリアル伝送路に送信出力
すると共に、直接又はモデムを介しシリアル伝送路から
受信入力したシリアルデータをパラレルデータに変換し
て取込む制御などを行う伝送制御回路であって、自己が
送信したデータをただちに受信することが可能な、いわ
ゆるループバック機能を有すると共に、特にバッファを
有効に利用する機能を備えた伝送制御回路に関する。

【０００２】なお、以下各図において同一の符号は同一
もしくは相当部分を示す。

【０００３】

【従来の技術】図５は従来の伝送制御回路の要部の構成
例を示す。同図において１はこの伝送制御回路を制御す
ると共に、データ送受信の本体となるＭＰＵ、ＤＢはＭ
ＰＵ１のデータバス、ＲＤはＭＰＵ１のリード信号及び
その出力端子、ＷＲはＭＰＵ１のライト信号及びその出
力端子、ＩＮＴはＭＰＵ１への割込信号及びその入力端
子である。

【０００４】３１は送信データを一時的に蓄積する送信
用バッファで、ＤＩ，ＤＯは夫々このバッファ３１のデ
ータの入力，出力端子、ＩＮ，ＯＵＴは夫々このバッフ
ァ３１に対してデータの書込，読出のタイミングを与え
るインクロック，アウトクロック及びその入力端子、Ｅ
ＭＰはこのバッファ３１内の蓄積データが空（エンプテ
ィ）となったことを示すエンプティ信号及びその出力端
子である。

【０００５】３２は受信データを一時的に蓄積する受信
用バッファで、ＤＩ，ＤＯは夫々このバッファ３２のデ
ータの入力，出力端子、ＩＮ，ＯＵＴは夫々このバッフ
ァ３２に対してデータの書込，読出のタイミングを与え
るインクロック，アウトクロック及びその入力端子、Ｆ
ＵＬはこのバッファ３２内が蓄積データで一杯（フル）
となったことを示すフル信号及びその出力端子である。

【０００６】２はデータバスＤＢ上に設けられた双方向
バッファで、ＭＰＵ１のデータを出力する内部のバッフ
ァ回路２ａと、ＭＰＵ１のリード信号ＲＤのオン／オフ
に応じてデータバスＤＢへのデータの入力路を夫々オン
／オフする内部の３ステートバッファ回路２ｂからな
る。４はバッファ３１から出力されたパラレルの送信デ
ータをシリアルの送信データにＰ−Ｓ変換し、図外のモ
デムなどを経て伝送路に出力するＰ−Ｓ変換回路、５は
このＰ−Ｓ変換回路４のＰ−Ｓ変換と、アウトクロック
ＯＵＴの出力によりバッファ３１からのデータの読出を
制御する出力コントローラである。

【０００７】６は図外の伝送路からモデムなどを経て受
信したシリアルの受信データをパラレルの受信データに
Ｓ−Ｐ変換するＳ−Ｐ変換回路、７はこのＳ−Ｐ変換回
路６のＳ−Ｐ変換と、インクロックＩＮの出力によりバ
ッファ３２への受信データの書込を制御する入力コント
ローラである。また、８はＭＰＵ１によってデータが書
込まれるレジスタ、９はバッファ３１から出力されたエ
ンプティ信号ＥＭＰ、又はバッファ３２から出力された
フル信号ＦＵＬを割込信号ＩＮＴとしてＭＰＵ１に与え
るＮＯＲゲートである。

【０００８】次に図６の動作を述べる。なお、以下の
（）内の数字はこの動作の概略のステップを示す。通常動作：（送信）；（１）ＭＰＵ１はレジスタ８にアクセスしライト信号Ｗ
Ｒを与え、送信開始信号ＴＸＥをＨにして出力コントロ
ーラ５の送信動作を開始させる。

【０００９】（２）ＭＰＵ１はバッファ３１がフルにな
るか転送長分データを書込むまで、ライト信号ＷＲをバ
ッファ３１のインクロック入力端子ＩＮに入力し、双方
向バッファ２を介してバッファ３１に送信データを書込
む。なお、出力コントローラ５は送信が終了するまでバ
ッファ３１にアウトクロックＯＵＴを入力し、バッファ
３１からデータをアウトクロックＯＵＴに同期して読出
し、Ｐ−Ｓ変換回路４を介し、この読出したデータをＰ
−Ｓ変換して図外の伝送路へ向け送信する。

【００１０】（３）バッファ３１がフルになるとＭＰＵ
１は一時バッファ３１への書込み処理を中断する。一
方、出力コントローラ５は引続いてバッファ３１からデ
ータを読出しているがバッファ３１がエンプティになる
と、バッファ３１からエンプティ信号ＥＭＰがＮＯＲゲ
ート９を介してＭＰＵ１に送られることで、ＭＰＵ１は
このエンプティを知る。

【００１１】（４）ＭＰＵ１はこのエンプティ信号ＥＭ
Ｐを割込端子ＩＮＴに受けて再び上記（２）の処理を実
行する。（５）ＭＰＵ１が転送長分データをバッファ３１へ書込
み、出力コントローラ５が全てのデータを送信し終わる
と送信動作は完了する。（受信）；（１）伝送路上に他装置から自装置へデータが送信され
ると、Ｓ−Ｐ変換回路６を通して受信データはＳ−Ｐ変
換され、データが１バイト溜まるごとに入力コントロー
ラ７がバッファ３２にインクロックＩＮを入力すること
で、溜まった１バイト分のデータがこのバッファ３２に
書込まれる。

【００１２】（２）このようにしてバッファ３２がフル
になるか受信データ中の終了コードを受信して受信が終
了したことを検知すると、バッファ３２はフル信号ＦＵ
Ｌを出力し、ＭＰＵ１はＮＯＲゲート９を介しこの信号
を割込端子ＩＮＴに入力してそのこと（フル）を知らさ
れる。（３）このフル信号ＦＵＬとしての割込信号ＩＮＴを受
けて、ＭＰＵ１はバッファ３２がエンプティになるまで
リード信号ＲＤを双方向バッファ２及びバッファ３２の
アウトクロック端子ＯＵＴに入力してバッファ３２から
データを読出す。この時受信が終了していなければＭＰ
Ｕは、再びバッファ３２がフルになるまで読出し処理を
中断する。その間入力コントローラ７は引続いてＳ−Ｐ
変換回路６のデータの受信とそのＳ−Ｐ変換を継続し、
Ｓ−Ｐ変換データをバッファ３２へ書込む。

【００１３】（４）ＭＰＵ１は受信データを全て読終わ
るまで、（２），（３）の処理を継続し、受信データを
全て受信すると受信動作を完了する。ループバック動作：この場合、この伝送制御回路のＰ−
Ｓ変換回路４から伝送路へ送信されたデータは再びこの
伝送制御回路のＳ−Ｐ変換回路６へ折返され、上記の送
信動作と受信動作がほぼ並行して行われる。

【００１４】このように自己が送信したデータをただち
に受信することが可能な、いわゆるループバック機能を
持った伝送制御回路では、伝送の送信用と受信用に夫々
独立したバッファ３１，３２を持っている。また、ルー
プバック動作時以外の通常動作では送信用と受信用のバ
ッファ３１，３２は同時に動作することはない。

【００１５】

【発明が解決しようとする課題】図５で述べた従来の伝
送制御回路では、ループバック動作時以外の通常動作で
は、一方の送信又は受信用のバッファが送信もしくは受
信動作を行っている時は、他方の受信もしくは送信用の
バッファは何も機能していない。つまり、その間、伝送
制御回路が持っているバッファは有効に機能しておら
ず、回路素子や回路素子を配置するスペースが無駄にな
っているという問題がある。また、ループバック動作時
は送信用のバッファ３１と受信用のバッファ３２が同時
に動作する必要があり、送信用と受信用に夫々独立した
バッファを持たなければならないため、送信用のバッフ
ァと受信用のバッファを一つのバッファでは実現できな
いという問題がある。

【００１６】そこで本発明はこのような問題を解消でき
るループバック動作可能な伝送制御回路を提供すること
を課題とする。

【００１７】

【課題を解決するための手段】前記の課題を解決するた
めに、本発明の伝送制御回路は、データ送受信の本体と
なる本体手段（ＭＰＵ１）、パラレルデータを一時蓄積
する第１及び第２のバッファ（３３Ｈ及び３３Ｌ）、パ
ラレルデータを入力しシリアルデータに変換して出力す
るＰ−Ｓ変換手段（Ｐ−Ｓ変換回路４，出力コントロー
ラ５）、シリアルデータを入力しパラレルデータに変換
して出力するＳ−Ｐ変換手段（Ｓ−Ｐ変換回路６，入力
コントローラ７）を持ち、ループバック動作時には本体
手段が送信すべきパラレルデータを第１のバッファに書
込み、Ｐ−Ｓ変換手段がこの第１のバッファの書込デー
タを読出し、シリアルデータに変換して伝送路側へ送信
出力し、伝送路側で折返されたこの送信データをＳ−Ｐ
変換手段が受信入力し、パラレルデータに変換して第２
のバッファに書込み、本体手段がこの第２のバッファの
書込データを読出す伝送制御回路において、第１の制御
信号に応じて第１のバッファのデータの入力部（ＤＩ）
を、本体手段のデータの出力部（データバスＤＢ）とＳ
−Ｐ変換手段のデータの出力部とに切替える第１のマル
チプレクサ（２１）と、第２の制御信号に応じて第２の
バッファのデータの入力部（ＤＩ）を、Ｓ−Ｐ変換手段
のデータの出力部と本体手段のデータの出力部とに切替
える第２のマルチプレクサ（２２）と、第３の制御信号
に応じて本体手段のデータの入力部（データバスＤＢ）
を、（双方向バッファ回路２の３ステートバッファ２ｂ
を介し）第１のバッファのデータの出力部（ＤＯ）と第
２のバッファのデータの出力部（ＤＯ）とに切替える第
３のマルチプレクサ（２３）と、第４の制御信号に応じ
てＰ−Ｓ変換手段のデータの入力部を第１のバッファの
データの出力部と第２のバッファのデータの出力部とに
切替える第４のマルチプレクサ（２４）と、第１ないし
第４の制御信号を介し通常動作の送信時、本体手段が送
信すべきデータを第１及び第２のバッファに書込み得る
と共に、Ｐ−Ｓ変換手段がこの２つのバッファの書込デ
ータを読出し得るように、同じく通常動作の受信時、Ｓ
−Ｐ変換手段が受信したデータを第１及び第２のバッフ
ァに書込み得ると共に、本体手段がこの２つのバッファ
の書込データを読出し得るように、前記第１ないし第４
のマルチプレクサの切替を制御する手段（バッファマネ
ジャ１０）とを備えたものとする。

【００１８】・ループバック動作時以外の通常動作時に
おいて、動作中の第１のバッファもしくは第２のバッフ
ァへデータが入力され、そのバッファが一杯になると、
機能していない他方の第２のバッファもしくは第１のバ
ッファへデータが入力される。・ループバック動作時は、従来の伝送制御回路と同様の
動作を行う。

【００１９】

【発明の実施の形態】図１は本発明の一実施例としての
構成を示すブロック回路図である。同図においては３３
（３３Ｈ，３３Ｌ）は同構造のバッファで、以下の説明
では夫々をバッファ＃１，＃２とも呼ぶ。このバッファ
（＃１）３３Ｈ，（＃２）３３Ｌには図５で述べたＤ
Ｉ，ＤＯとＩＮ，ＯＵＴとＥＭＰ，ＦＵＬの各端子の他
に、新たに入力カウントアップポインタＰＩＵ，出力カ
ウントアップポインタＰＯＵの各出力端子が設けられて
いる。

【００２０】但し図１では本来独立した端子及び信号Ｉ
Ｎ，ＯＵＴを便宜上Ｉ／Ｏと１つの端子，１本の信号線
で示しており、同様にＥＭＰ，ＦＵＬも便宜上Ｅ／Ｆと
１つの端子，１本の信号線で示している。また、ＰＩ
Ｕ，ＰＯＵの端子及び信号についても同様で本来は２つ
の端子と２つの信号線からなる。次に２１，２２，２
３，２４は同構造のマルチプレクサで夫々を便宜上ＭＸ
＃１，ＭＸ＃２，ＭＸ＃３，ＭＸ＃４とも呼ぶ。ここで
ＭＸ（＃１）２１，ＭＸ（＃２）２２は夫々バッファ＃
１，＃２に対するデータの２つの入力路の１つを切替選
択する役割を持ち、ＭＸ（＃３）２３は双方向バッファ
回路２の３ステートバッファ２ｂに対するデータの２つ
の入力路の１つを切替選択する役割を持ち、ＭＸ（＃
４）２４はＰ−Ｓ変換回路４へのデータの２つの入力路
の１つを切替選択する役割を持つ。

【００２１】１０はマルチプレクサＭＸ＃１〜ＭＸ＃４
を切替えるバッファマネジャである。このバッファマネ
ジャ１０は、ＭＰＵ１からはリード信号ＲＤ，ライト信
号ＷＲ及びデータバスＤＢを介しデータを入力し得ると
共に、ＭＰＵ１へは受信モードとか、バッファ＃１，＃
２がフルあるいはエンプティであることを知らせるため
の各種のステータス信号ＳＴＳ及び割込信号ＩＮＴを与
える。

【００２２】またバッファマネジャ１０は、出力コント
ローラ５へはＭＰＵ１からのモード連絡により送信開始
信号ＴＸＥを与え、出力コントローラ５からはデータ読
出用のアウトクロックＯＵＴを入力し、バッファ＃１又
は＃２へ分配する。また、入力コントローラ７からはデ
ータ書込用のインクロックＩＮを入力し、バッファ＃１
又は＃２へ分配する。

【００２３】またバッファマネジャ１０は、バッファ＃
１，＃２へはＭＰＵ１から入力したリード信号ＲＤ及び
前述のように出力コントローラ５から入力したアウトク
ロックＯＵＴを直接、データ読出用のアウトクロックＯ
ＵＴとして分配し、ＭＰＵ１から入力したライト信号Ｗ
Ｒ及び前述のように入力コントローラ７から入力したイ
ンクロックＩＮを直接、データ書込用のインクロックＩ
Ｎとして分配する。またバッファマネジャ１０は、バッ
ファ＃１，＃２からは状態信号として入力カウントアッ
プポインタＰＩＵ，出力カウントアップポインタＰＯＵ
及びエンプティ信号ＥＭＰ，フル信号ＦＵＬを入力す
る。

【００２４】図２は４バイトの容量を持つバッファ３３
（３３Ｈ，３３Ｌ）の内部構造の例を示すブロック回路
図である。同図において５０〜５３は夫々１バイトの容
量を持つバッファ（内部バッファと呼ぶ）、６０はこの
内部バッファ５０〜５３を１つずつ選択してそのデータ
をこのバッファ３３のデータ出力端子ＤＯに読出すため
のマルチプレクサである。

【００２５】４０はアウトクロックＯＵＴを入力する毎
に、その立上りのタイミングで、マルチプレクサ６０に
内部バッファ５０〜５３を（そのデータ読出しのため
に）順番に１つずつ選択するアドレスを００→０１→１
０→１１のように出力する２ビットのカウンタであり、
出力カウントアップポインタＰＯＵはこのカウンタ４０
のカウントアップ時にＨとなって出力される信号であ
る。

【００２６】４１はインクロックＩＮを入力する毎に、
その立上りのタイミングで、エンコーダ４２に内部バッ
ファ５０〜５３を（データ書込みのために）順番に１つ
ずつ選択するアドレスを００→０１→１０→１１のよう
に出力する２ビットのカウンタであり、入力カウントア
ップポインタＰＩＵはこのカウンタ４１のカウントアッ
プ時にＨとなって出力される信号である。

【００２７】４２はカウンタ４１から出力される２ビッ
トの計算値（アドレス）００，０１，１０，１１を夫々
内部バッファ５０〜５３を選択するアドレス（クロッ
ク）０００１，００１０，０１００，１０００に変換す
るエンコーダである。従ってこの図２のバッファ３３で
はインクロックＩＮの立上りのタイミングで内部バッフ
ァ５０〜５３へ順番にデータ入力端子ＤＩのデータが書
込まれ、この時カウンタ４１がカウントアップすると入
力カウントアップポインタＰＩＵがＨとなる。また、ア
ウトクロックＯＵＴの立上りのタイミングで内部バッフ
ァ５０〜５３から順番にデータ出力端子ＤＯにデータが
読出され、この時カウンタ４０がカウントアップすると
出力カウントアップポインタＰＯＵがＨになる。

【００２８】この時のバッファ３３のデータ入出力のタ
イミングは図３のようになる。なお、エンプティ信号Ｅ
ＭＰは内部バッファ５０〜５３が全て空（データ読出
済）のとき図外の手段によって出力され、フル信号ＦＵ
Ｌは、内部バッファ５０〜５３が全て一杯（データ書込
済）のとき図外の手段によって出力される。図４は図１
の通常動作の送信時の動作を示すフローチャートでＳ１
〜Ｓ３０はその細部のステップを示す。

【００２９】次に図２〜図４を参照しつつ図１の動作を
説明する。なお、以下（）内の数字はこの動作の概略
のステップを示す。通常動作：（送信）；（１）ＭＰＵ１はバッファマネジャ１０にアクセスして
送信モードである旨を知らせる。これによりバッファマ
ネジャ１０は出力コントローラ５への送信開始信号ＴＸ
ＥをＨにして出力コントローラ５を起動すると共に（Ｓ
１）、ＭＸ＃１，＃２をＭＰＵ１の出力側へ切替える
（Ｓ２）。

【００３０】（２）ＭＰＵ１はバッファ＃１及び＃２が
フルになるか、転送長分のデータを書込むまで、バッフ
ァ＃１又は（＃１及び＃２）にデータを書込む。即ち図
４においてＭＰＵ１は自身のライト信号ＷＲに同期して
バッファマネジャ１０からバッファ＃１にインクロック
ＩＮを送らせ、先ずバッファ＃１の先頭の内部バッファ
５０へ１バイト分のデータを書込み（Ｓ１１）、転送長
分のデータをこのバッファ＃１に書込完了すれば（Ｓ１
２，分岐Ｙ）、送信完了となるが（Ｓ３０）、転送長分
のデータをバッファに書込完了せず（Ｓ１２，分岐
Ｎ）、このバッファ＃１の入力カウントアップポインタ
ＰＩＵがＨでなければ（Ｓ１３，分岐Ｎ）、再びステッ
プＳ１１に戻って次の１バイト分のデータを次の内部バ
ッファ５１へ書込む。

【００３１】こうしてステップＳ１１〜Ｓ１３の動作を
繰返し、バッファ＃１の後尾の内部バッファ５３にデー
タを書込み、入力カウントアップポインタＰＩＵがＨに
なると（Ｓ１３，分岐Ｙ）、バッファマネジャ１０はラ
イト信号ＷＲに同期したインクロックＩＮの出力をバッ
ファ＃２に切替える。これによりＭＰＵ１はバッファ＃
１と同様にこのバッファ＃２へ転送長分のデータを書込
完了しない限り（Ｓ１５，分岐Ｎ）、ステップＳ１４〜
Ｓ１６の動作を繰返して順次バッファ＃２の内部バッフ
ァ５０〜５３へ１バイトずつのデータを書込む。そして
このバッファ＃２の入力カウントアップポインタＰＩＵ
がＨになると（Ｓ１６，分岐Ｙ）、ステップＳ１１へ戻
り、バッファ＃１の先頭の内部バッファ５０からのデー
タ書込動作を繰返す。但しこの間に後述（３），（４）
のようにバッファ＃１及び＃２がフルになると、この２
つのバッファ＃１，＃２がエンプティになるまでＭＰＵ
１の書込動作は開始されない。

【００３２】一方、出力コントローラ５は送信が終了す
るまでバッファ＃１又は＃２からデータを自身のアウト
クロックＯＵＴに同期して読出し、Ｐ−Ｓ変換回路４を
介しＰ−Ｓ変換して伝送路にシリアルデータとして送信
する。この時バッファマネジャ１０は出力コントローラ
５が読出すバッファにしたがってＭＸ＃４をバッファ＃
１又はバッファ＃２に切替える。

【００３３】即ち図４において、以下に述べるステップ
Ｓ２１〜Ｓ２６の動作が、前述のステップＳ１１〜Ｓ１
６の動作と並行して行われる。ここでバッファマネジャ
１０は先ずＭＸ＃４をバッファ＃１の出力側に切替え、
出力コントローラ５のアウトクロックＯＵＴに同期して
バッファ＃１にアウトクロックＯＵＴを与え、バッファ
＃１内のマルチプレクサ６０に先頭の内部バッファ５０
を選択させる。これにより出力コントローラ５はバッフ
ァ＃１の先頭の内部バッファ５０から１バイト分のデー
タを読出し送信する（Ｓ２１）。そして出力コントロー
ラ５が転送分のデータをこのバッファ＃１から読出完了
せず（Ｓ２２，分岐Ｎ）、バッファ＃１の出力カウント
アンプポインタＰＯＵがＨにならぬ限り（Ｓ２３，分岐
Ｎ）、ステップＳ２１〜Ｓ２３の動作を繰返し、出力コ
ントローラ５が順次内部バッファ５１〜５３からデータ
を読出す。そしてバッファ＃１の後尾の内部バッファ５
３からデータが読出され、出力カウントアップポインタ
ＰＯＵがＨになると（Ｓ２３，分岐Ｙ）、バッファマネ
ジャ１０はＭＸ＃４をバッファ＃２の出力側に切替えて
出力コントローラ５のアウトクロックＯＵＴに同期する
アウトクロックＯＵＴの出力をバッファ＃２に切替え
る。これによりバッファ＃２について、前記バッファ＃
１のステップＳ２１〜Ｓ２３に夫々対応するＳ２４〜Ｓ
２６のデータ読出動作が行われ、バッファ＃２の出力カ
ウントアップポインタＰＯＵがＨとなると（Ｓ２６，分
岐Ｎ）、ステップＳ２１に戻り、上述したステップＳ２
１〜Ｓ２６の動作を繰返す。

【００３４】（３）前述のようにバッファ＃１及び＃２
がフルになると、バッファマネジャ１０はバッファ＃
１，＃２からのフル信号ＦＵＬの入力に基づき、ＭＰＵ
１へその旨のステータス信号ＳＴＳと共に割込信号ＩＮ
Ｔを送る。そこでＭＰＵ１は一時バッファ＃１又はバッ
ファ＃２へのデータ書込み処理を中断する。一方、出力
コントローラ５によりバッファ＃１又はバッファ＃２か
らデータが読出されているが、バッファ＃１及び＃２が
エンプティになるとバッファマネジャ１０はバッファ＃
１，＃２からのエンプティ信号ＥＭＰの入力に基づき、
ＭＰＵ１へその旨のステータス信号ＳＴＳと共に割込信
号ＩＮＴを送る。そこでＭＰＵはそのことを知らされ
る。

【００３５】（４）このエンプティの割込信号ＩＮＴを
受けてＭＰＵは再び上記（２）の処理を実行する。（５）転送長分データを書込み、全てのデータを送信し
終わると送信動作は完了する。（受信）；（１）バッファマネジャ１０は入力コンバータ７からの
図外の連絡で受信モードとすべきことを知り、ＭＸ＃
１，ＭＸ＃２をＳ−Ｐ変換回路６の出力側へ切替える。
伝送路上にデータが送信されるとＳ−Ｐ変換回路６を通
してシリアルデータはパラレルデータに変換され、デー
タが１バイト溜まるごとに入力コントローラ７からイン
クロックＩＮが出力され、バッファマネジャ１０は、こ
のインクロックＩＮに同期してバッファ＃２へインクロ
ックＩＮを与える。これにより溜まった１バイトのデー
タはバッファ＃２の内部バッファ５０〜５３に順番に書
込まれ、バッファ＃２の入力カウントアップポインタＰ
ＩＵがＨになると、バッファマネジャ１０は入力コント
ローラ７からのインクロックＩＮに同期したインクロッ
クＩＮの出力をバッファ＃１へ切替える。これによりバ
ッファ＃１の内部バッファ５０〜５３へ順次Ｓ−Ｐ変換
回路６からの受信データが書込まれる。そしてバッファ
＃１の入力カウントアップポインタＰＩＵがＨになると
再びバッファ＃２からの受信データの書込動作が繰返さ
れる。

【００３６】（２）この間、バッファ＃２及び＃１がフ
ルになるか受信データ中の終了コードを受信すると、バ
ッファマネジャ１０はバッファ＃２，＃１からのフル信
号ＦＵＬ等に基づき、その旨のステータス信号ＳＴＳと
共に割込信号ＩＮＴをＭＰＵ１に送る。これによりＭＰ
Ｕ１はそのことを知る。（３）この割込信号ＩＮＴを受けてＭＰＵは自身のリー
ド信号ＲＤに同期してバッファマネジャ１０にアウトク
ロックＯＵＴを出力させ、バッファ＃及び＃１がエンプ
ティになるまでバッファ＃２又はバッファ＃１からデー
タを読出す。この時バッファマネジャ１０は読出すバッ
ファにしたがってＭＸ＃３をバッファ＃１又はバッファ
＃２に切替える。また、この時受信が終了していなけれ
ばＭＰＵは、再びバッファ＃２及びバッファ＃１がフル
になるまで読出し処理を中断する。

【００３７】（４）ＭＰＵは受信データを全て読終わる
まで上記（２）の処理を継続する。そして受信データを
全て受信すると受信動作を完了する。ループバック動作：ＭＰＵ１はバッファマネジャ１０に
アクセスしてループバックモードであることを知らせ
る。これによりバッファマネジャ１０は出力コントロー
ラ５にＨの送信開始信号ＴＸＥを与えて、出力コントロ
ーラ５を起動すると共に、ＭＸ＃１をＭＰＵ１の出力側
へ、ＭＸ＃２をＳ−Ｐ変換回路６の出力側へ、ＭＸ＃３
をバッファ＃２の出力側へ、ＭＸ＃４をバッファ＃１の
出力側へ夫々切替える。従ってバッファ＃１は送信用バ
ッファ，バッファ＃２は受信用のバッファとなる。

【００３８】以後の動作は図５のバッファ３１，バッフ
ァ３２が夫々バッファ（＃１）３３Ｈ，バッファ（＃
２）３３Ｌに置換わり、ＭＰＵ１及び出力コントローラ
５，入力コントローラ７からのバッファ＃１，＃２に対
するデータの読出や書込がバッファマネジャ１０を介在
して行われ、またバッファ＃１，＃２のエンプティ信号
ＥＭＰ及びフル信号ＦＵＬがバッファマネジャ１０を介
してＭＰＵ１へ伝えられるようにした点以外は図５の場
合と同様である。

【００３９】

【発明の効果】本発明によれば従来の伝送制御回路で送
信時と受信時とで夫々専用にしか使用されていなかった
データ一時蓄積用のバッファを共に送信用及び受信用に
用い得るようにしたので、従来の伝送制御回路で効率的
に使用されていなかったバッファを効率的に使用し、回
路の素子数を増やすことなくバッファの容量を増加する
ことが可能となる。これにより、これまで回路の使用で
きる最大の素子数や素子の実装面積などの制限により実
現できなかったバッファの容量増加が可能となる。そ
して、伝送制御回路においてバッファの容量の増加が可
能となることにより、伝送の制御を行うＣＰＵなどのコ
ントローラの負荷が軽減し、伝送制御回路の高速化や低
消費電力化を実現しやすくなるなどの効果が得られる。

【図面の簡単な説明】

【図１】本発明の一実施例としての構成を示すブロック
回路図

【図２】同じくバッファの構成を示すブロック回路図

【図３】図２のデータの入出力のタイミングの説明図

【図４】図１の送信動作の詳細フローチャート

【図５】従来の伝送制御回路のブロック図

【符号の説明】

１ＭＰＵ２双方向バッファ回路２ａ内部バッファ回路２ｂ３ステートバッファ回路４Ｐ−Ｓ変換回路５出力コントローラ６Ｓ−Ｐ変換回路７入力コントローラ１０バッファマネジャ２１〜２４マルチプレクサ２１ＭＸ＃１２２ＭＸ＃２２３ＭＸ＃３２４ＭＸ＃４３３（３３Ｈ，３３Ｌ）バッファ３３Ｈバッファ＃１３３Ｌバッファ＃２４０，４１カウンタ４２エンコーダ５０〜５３内部バッファ６０マルチプレクサＤＢデータバスＤＩデータ入力端子ＤＯデータ出力端子ＲＤリード信号ＷＲライト信号ＩＮＴ割込信号ＳＴＳステータス信号ＩＮインクロックＯＵＴアウトクロックＥＭＰエンプティ信号ＦＵＬフル信号ＰＩＵ入力カウントアップポインタＰＯＵ出力カウントアップポインタＴＸＥ送信開始信号

Claims

【特許請求の範囲】

【請求項１】データ送受信の本体となる本体手段、パラレルデータを一時蓄積する第１及び第２のバッフ
ァ、パラレルデータを入力しシリアルデータに変換して出力
するＰ−Ｓ変換手段、シリアルデータを入力しパラレルデータに変換して出力
するＳ−Ｐ変換手段を持ち、ループバック動作時には本体手段が送信すべきパラレル
データを第１のバッファに書込み、Ｐ−Ｓ変換手段がこ
の第１のバッファの書込データを読出し、シリアルデー
タに変換して伝送路側へ送信出力し、伝送路側で折返さ
れたこの送信データをＳ−Ｐ変換手段が受信入力し、パ
ラレルデータに変換して第２のバッファに書込み、本体
手段がこの第２のバッファの書込データを読出す伝送制
御回路において、第１の制御信号に応じて第１のバッファのデータの入力
部を、本体手段のデータの出力部とＳ−Ｐ変換手段のデ
ータの出力部とに切替える第１のマルチプレクサと、第２の制御信号に応じて第２のバッファのデータの入力
部を、Ｓ−Ｐ変換手段のデータの出力部と本体手段のデ
ータの出力部とに切替える第２のマルチプレクサと、第３の制御信号に応じて本体手段のデータの入力部を、
第１のバッファのデータの出力部と第２のバッファのデ
ータの出力部とに切替える第３のマルチプレクサと、第４の制御信号に応じてＰ−Ｓ変換手段のデータの入力
部を、第１のバッファのデータの出力部と第２のバッフ
ァのデータの出力部とに切替える第４のマルチプレクサ
と、第１ないし第４の制御信号を介し通常動作の送信時、本
体手段が送信すべきデータを第１及び第２のバッファに
書込み得ると共に、Ｐ−Ｓ変換手段がこの２つのバッフ
ァの書込データを読出し得るように、同じく通常動作の受信時、Ｓ−Ｐ変換手段が受信したデ
ータを第１及び第２のバッファに書込み得ると共に、本
体手段がこの２つのバッファの書込データを読出し得る
ように、前記第１ないし第４のマルチプレクサの切替を
制御する手段を備えたことを特徴とする伝送制御回路。