JPH09148527A

JPH09148527A - 半導体装置の入力保護回路

Info

Publication number: JPH09148527A
Application number: JP7307591A
Authority: JP
Inventors: Hideto Hidaka; 秀人日高
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1995-11-27
Filing date: 1995-11-27
Publication date: 1997-06-06
Anticipated expiration: 2015-11-27
Also published as: JP3596830B2; KR100256465B1; KR970030781A; US5847430A

Abstract

(57)【要約】【課題】低占有面積でサージ耐性に優れた入力保護回
路を実現する。【解決手段】外部電源線（１０２）と内部降圧回路
（１０５）からの内部電源電位が伝達される内部電源線
（１０６）との間にこの外部電源線（１０２）に過渡高
電圧サージ発生時に導通して外部電源線（１０２）と内
部電源線（１０６）とを電気的に接続する高電圧導通機
構（１１０）が設けられる。接地線と外部電源線とが平
行して配設されていない場合においても、長距離にわた
って幅の広いフィールドトランジスタまたは絶縁ゲート
型電界効果トランジスタで構成される高電圧導通機構を
形成することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体装置の電
源入力端子および信号入出力端子に外部から印加される
過渡的高電圧サージから内部回路を保護する入力保護回
路に関し、特に、半導体集積回路の電源入力端子に印加
される高電圧サージから内部回路を保護するための構成
に関する。

【０００２】

【従来の技術】図２６は、従来のたとえばダイナミック
・ランダム・アクセス・メモリである半導体装置の電源
入力部のレイアウトおよび断面構造を示す図である。図
２６（Ａ）において、たとえばアルミニウム（Ａｌ）で
構成される電源入力パッド１に対し、図示しない外部ピ
ン端子を介して外部から電源電圧Ｖｃｃが印加される。
この電源入力パッド１に、比較的幅の広いたとえばアル
ミニウムで構成される電源線２が接続され、内部回路へ
外部から与えられる電源電位Ｖｃｃを伝達する。この電
源線２と平行して比較的幅の広い、たとえばアルミニウ
ムで構成される接地電位ＧＮＤを伝達するための接地線
３が配設される。この接地線３は、図示しない接地電位
入力パッドに接続される。

【０００３】この電源線２および接地線３が互いに隣接
してかつ平行して配置される領域において、これらの電
源線２および接地線３下に、高濃度不純物領域で構成さ
れるフィールド領域４および５が形成される。このフィ
ールド領域４および５は、それぞれコンタクト孔（また
はバイヤホール）４ａおよび５ａを介して接続される。
図２６（Ａ）においては、フィールド領域４および５
は、Ｎ型不純物領域で構成されるように示される。

【０００４】図２６（Ｂ）において、フィールド領域４
および５は、Ｐ型半導体基板６の表面上に互いに間をお
いて形成される。このフィールド領域４および５の間に
は、素子分離用の、フィールド絶縁膜７ａが形成され
る。このフィールド絶縁膜７ａは、通常、ＬＯＣＯＳ
（シリコン局所酸化膜）で形成される。フィールド領域
４および５外部に、他の領域と分離するためのＬＯＣＯ
Ｓ分離酸化膜７ｂが形成される。

【０００５】このフィールド領域４および５ならびにフ
ィールド絶縁膜７ａは、通常フィールドトランジスタと
称される素子を構成する。このフィールド絶縁膜７ａ上
にゲート電極層が形成されて、このゲート電極層がフィ
ールド領域５に電気的に接続されてもよい。フィールド
領域４は、ノード４ｂを介して外部から与えられる電源
電位Ｖｃｃを受けるように接続され、またフィールド領
域５は、ノード５ｂを介して接地電位ＧＮＤを受けるよ
うに接続される。ノード４ｂは、図２６（Ａ）に示す電
源線２および電源入力パッド１のいずれかのノードであ
る。また、このノード４ｂは外部電源端子であってもよ
い。同様、接地電位ＧＮＤを受けるノード５ｂは、接地
線３上のいずれかのノードまたは接地入力パッドまたは
外部接地入力端子である。

【０００６】フィールド領域４および５ならびにフィー
ルド絶縁膜７ａが電源入力パッド１またはノード４ｂへ
与えられる過渡的高電圧サージに対する入力保護回路を
形成する。次に、この入力保護回路の動作について簡単
に説明する。

【０００７】電源入力パッド１またはノード４ｂ上に過
渡的高電圧サージが印加された場合、フィールド領域４
の電位が高くなり、フィールド領域４と基板６の間の接
合面に逆バイアスが印加される。このフィールド領域４
へ印加される高電圧により、空乏層が広がり、フィール
ド領域４、基板６およびフィールド領域５を、それぞれ
コネクタ、ベースおよびエミッタとするｎｐｎ構造ラト
ラル寄生バイポーラトランジスタがパンチスルー現象を
起こして導通し、この電源入力パッド１またはノード４
ｂへ印加された高電圧サージがフィールド領域４、基板
領域６およびフィールド領域５を介してノード５ｂへ伝
達され、次いでこのノード５ｂから接地線３へ送電さ
れ、高電圧サージが吸収される。この寄生バイポーラト
ランジスタ導通時、また、フィールド領域４と基板６の
間の接合に降伏現象を生じ、このフィールド領域４から
基板６へ電流が流れ、ノード４ｂまたは電源入力パッド
１へ印加された高電圧サージが基板６を介して吸収され
る（ここで、基板６は、接地電位または電圧Ｖｂｂなど
の所定電位レベルにバイアスされている）。

【０００８】上述のような、入力保護回路を電源入力パ
ッドに対し設けることにより、この電源入力パッド１に
印加される電源電位Ｖｃｃを使用する回路に高電圧が印
加されるのを防止し、この電源電圧Ｖｃｃを使用する内
部回路の破壊を防止することが図られる。

【０００９】

【発明が解決しようとする課題】過渡的高電圧サージが
印加されたとき、高速でこの高電圧サージを吸収する必
要がある。この電源線２から接地線３へ高速で高電圧サ
ージを放電するために、このフィールドトランジスタの
チャネル幅（図２６（Ａ）におけるフィールド領域４お
よび５が互いに対向する部分の長さ）を十分に大きくす
る必要がある。このため、入力保護回路に対して、大き
なレイアウト面積が必要とされる。このフィールドトラ
ンジスタは、電源線２および接地線３が互いに隣接しか
つ対向して配置される部分を利用して形成される。しか
しながら、一般に、このような電源線２および接地線３
が互いに対向してかつ隣接して配置されるような領域を
確保するのが困難であり、特に高集積化された半導体集
積回路においては、このような電源線２および接地線３
を互いに対向してかつ隣接して配置させる領域を確保す
るのが困難であり、このフィールドトランジスタのチャ
ネル幅を十分大きくすることができず、十分なサージ吸
収力を有する保護回路を設けるのが困難となるという問
題が生じる。

【００１０】最近の半導体記憶装置においては、図２７
に示すように、電源入力パッド１へ与えられる外部電源
電位Ｖｃｃを内部降圧回路８で変換して内部電源電位Ｖ
ｉｎｔを生成して内部電源線９上に伝達することが行な
われる。この内部電源線９上の内部電源電位Ｖｉｎｔを
用いて内部回路を動作させる。半導体記憶装置の低消費
電力化および高速動作化を図り、かつ外部装置の動作電
源電位との互換性および従来の半導体記憶装置との互換
性を維持するためである。

【００１１】また内部回路の動作を安定化するために、
図２８に示すように、半導体記憶装置の回路部をグルー
プ化し、各グループに対しそれぞれ電源入力パッドを別
々に設けることが行なわれる。

【００１２】図２８において、半導体記憶装置（ダイナ
ミック・ランダム・アクセス・メモリ）は、電源入力パ
ッド１ａへ外部から与えられる電源電位Ｖｃｃを電源線
２ａを介して受けて動作する内部回路１１と、電源入力
パッド１ｂへ外部から与えられる電源電位Ｖｃｃを電源
線２ｂを介して受けて動作し、図示しない経路を介して
与えられる内部データから外部読出データを生成してデ
ータ出力パッド１３へ読出データＱを出力するデータ出
力回路１２を含む。

【００１３】このデータ出力回路１２は、データ出力パ
ッド１３に接続する外部回路および外部配線などの大き
な負荷を高速で駆動するために、大きな電流駆動力が必
要とされ、より大きな電流を消費する。このデータ出力
回路１２のデータ出力動作による電源線２ｂ上の電源電
位Ｖｃｃ（ＶＱｃｃ）の変動が、内部回路１１の動作に
対し悪影響を及ぼさないように、電源入力パッド１ａお
よび１ｂが別々に設けられる。

【００１４】この図２７および図２８に示すような構成
の場合、それぞれ必要とされる回路近傍に電源入力パッ
ド１、１ａおよび１ｂが設けられ、応じて外部電源電位
ＶｃｃおよびＶＱｃｃを伝達する電源線２、２ａおよび
２ｂも長さが短くされる。また、１つの電源入力パッド
から半導体記憶装置１０内部の回路すべてへ電源電位Ｖ
ｃｃを供給する構成に比べ、これらが対象とする回路は
限られており、電源線２、２ａおよび２ｂも、少し小さ
くされる。このような場合、電源線２、２ａおよび２ｂ
の配線浮遊容量は小さくなる。

【００１５】高電圧サージが入力される場合、そのサー
ジ印加期間は比較的短時間であり、その短時間内に大量
の電荷が供給される。このような電源線２、２ａおよび
２ｂの配線浮遊容量が小さい場合に一定電荷がサージと
して供給された場合、Ｖ＝Ｑ／Ｃの関係から、浮遊容量
Ｃの値が小さくなるため、Ｑの値が一定であり、配線に
大きな電圧Ｖが印加され、電源線２、２ａおよび２ｂの
破壊が生じ、応じてサージ耐性が弱くなるという問題が
生じる。

【００１６】また、この図２７および図２８に示すよう
に、電源線２、２ａおよび２ｂの長さが短くされるた
め、図２６に示すようなフィールドトランジスタを配置
する領域も応じて狭くなり、十分なレイアウト面積を有
するフィールドトランジスタまたは入力保護回路を配置
することができなくなるという問題が生じる。この入力
保護回路のレイアウト面積が小さくなる場合、このチャ
ネル幅が小さくなり、大電流を供給することができず、
高速で高電圧サージを放電することができず、図２６
（Ｂ）に示すフィールド領域４と基板６の間の接合に対
し大きな逆バイアス電圧が印加され、この接合が破壊さ
れ、サージ耐性が低下するという問題があった。

【００１７】それゆえ、この発明の目的は、チップサイ
ズを増加させることなく容易に外部端子、特に電源入力
端子のサージ耐性を大幅に改善することのできる入力保
護回路を提供することである。

【００１８】

【課題を解決するための手段】請求項１に係る入力保護
回路は、外部から与えられる電源電位を受けて内部へ供
給する外部電源ノードと、この外部電源ノードから供給
される外部電源電位を変換して内部電源電位を内部電源
ノード上に発生する内部電源電位発生手段と、この外部
電源ノードに結合される第１のノードと、内部電源ノー
ドに結合される第２のノードとを有し、第１のノードへ
の外部電源電位の通常時の電圧よりも高い電圧の印加時
に導通して第１および第２のノードを電気的に接続する
高電圧導通機構を備える。

【００１９】請求項２に係る入力保護回路は、外部から
各々に電源電位が印加される複数の外部電源供給パッド
と、これら複数の外部電源供給パッドのうちの第１のパ
ッドに結合される第１のノードと、これら複数の外部電
源供給パッドのうちの第１のパッドと異なる第２のパッ
ドに結合される第２のノードとを有し、第１のノードへ
の外部電源電位の通常時の電圧レベルよりも高い電圧の
印加時に導通して第１および第２のノードを電気的に結
合する高電圧導通機構を備える。

【００２０】請求項３に係る入力保護回路は、請求項１
または２の回路において、高電圧導通機構が、半導体基
板領域表面上に形成される第１のノードに接続される第
１の不純物領域と、この半導体基板領域表面上に第１の
不純物領域と隣接してかつ離れて配置され、第２のノー
ドに接続される第２の不純物領域とを備える。

【００２１】請求項４に係る入力保護回路は、請求項３
の高電圧導通機構が、さらに、第１および第２の不純物
領域の間に形成される素子分離用のフィールド絶縁膜を
備える。

【００２２】請求項５に係る入力保護回路は、請求項３
の高電圧導通機構が、さらに、第１および第２の不純物
領域の間の基板領域上に絶縁膜を介して形成されかつ第
１および第２のノードの一方に接続されるゲート電極層
を備える。

【００２３】請求項６に係る入力保護回路は、請求項３
の高電圧導通機構が、さらに、第１のノードと第１の不
純物領域との間に設けられ、この第１のノードおよび第
１の不純物領域とを電気的に接続する導電配線と、この
第１の不純物領域外部に接してかつ少なくともこの第１
の不純物領域と導電配線とのコンタクト部下部の領域に
形成される第１の不純物領域よりも不純物濃度が低くか
つこの第１の不純物領域と同一導電型を有する島状不純
物領域を備える。

【００２４】請求項７の入力保護回路は、請求項３の回
路において、第１および第２の不純物領域が第１導電型
を有しかつ半導体基板領域が第２導電型を有する。

【００２５】請求項８に係る入力保護回路は、請求項３
の回路において、第１の不純物領域が第１の導電型を有
しかつ第２の不純物領域および半導体基板領域が第１の
導電型と異なる第２の導電型を有する。

【００２６】請求項９に係る入力保護回路は、請求項２
の回路が、さらに、第１のパッドに与えられる外部電源
電位を一方動作電源電位として動作し、装置外部へデー
タを出力するデータ出力回路をさらに備える。

【００２７】請求項１０に係る入力保護回路は、請求項
２の回路が、さらに、各々がデータを記憶する複数のメ
モリセルと、活性化時、これら複数のメモリセルの選択
されたメモリセルの記憶データを検知し増幅するセンス
アンプと、センス活性化信号に応答して、第１のパッド
へ印加された外部電源電位をセンスアンプへ伝達するセ
ンス活性化手段を備える。

【００２８】請求項１１に係る入力保護回路は、請求項
２の回路が、さらに、第２のパッドに与えられる外部電
源電位を一方動作電源電位として動作し、装置外部へデ
ータを出力するデータ出力回路をさらに備える。

【００２９】請求項１２に係る入力保護回路は、請求項
２の回路が、さらに、各々がデータを記憶する複数のメ
モリセルと、活性化時、これら複数のメモリセルの選択
されたメモリセルの記憶データを検知し増幅するセンス
アンプと、センス活性化信号に応答して、第２のパッド
へ印加された外部電源電位をセンスアンプへ伝達してセ
ンスアンプを活性化するセンス活性化手段を備える。

【００３０】請求項１３の入力保護回路は、外部電源電
位が供給される外部電源パッドと、この外部電源パッド
に結合される第１のノードと、半導体基板に接続される
第２のノードとを有し、この第１のノードへ外部電源電
位の通常時の電位よりも高い電位が印加されたとき導通
して第１および第２のノードを電気的に接続する高電圧
導通機構を備える。

【００３１】請求項１４に係る入力保護回路は、請求項
１３の回路の高電圧導通機構が、半導体基板上に形成さ
れかつ半導体基板と異なる導電型を有する第１の不純物
領域と、この第１の不純物領域と隣接してかつ離れて配
置される、半導体基板と同一導電型を有する第２の不純
物領域を備える。

【００３２】請求項１５に係る入力保護回路は、請求項
１３の高電圧導通機構が、第１のノードと第２のノード
に接続される半導体基板との間に形成される複数の、導
電型が異なる領域で形成される複数の接合面を有する。

【００３３】請求項１６に係る入力保護回路は、請求項
１３の高電圧導通機構が、第１のノードに接続される第
１導電型の第１の不純物領域と、この第１の不純物領域
の下部に形成される、第１の不純物領域の不純物濃度よ
りも低い不純物濃度を有する第１導電型の第２の不純物
領域と、これら第１および第２の不純物領域下部にそれ
ら第１および第２の不純物領域を囲むように半導体基板
上に形成される第２導電型の第３の不純物領域とを備え
る。半導体基板は第１導電型を有する。

【００３４】請求項１７に係る入力保護回路は、第１の
ノードに接続されかつ外部電源電位を使用する回路素子
が形成される第１の基板領域と、この基板領域と平面レ
イアウトにおいて隣接しかつ間をおいて配置される、第
２のノードに接続される不純物領域とを備える。

【００３５】請求項１８に係る入力保護回路は、請求項
１７の回路において、基板領域に形成される回路素子
は、外部電源電位から内部電源電位を生成する内部電源
電位発生手段を含み、不純物領域は、この内部電源電位
発生手段からの内部電源電位を利用する内部回路が形成
される領域と電気的に接続される。

【００３６】請求項１９に係る入力保護回路は、請求項
１７または１８の不純物領域が、基板領域を取り囲むよ
うに形成される。

【００３７】請求項２０に係る入力保護回路は、請求項
１７または１８の不純物領域が、この基板領域内に形成
される。

【００３８】請求項２１に係る入力保護回路は、外部か
ら与えられる電源電位を受けて内部へ伝達する外部電源
パッドと、この外部電源パッドに結合される第１のノー
ドと、第２のノードとを有し、この第１のノードへの外
部電源電位の通常時の電圧よりも高い電圧の印加時に導
通してこれら第１および第２のノードを電気的に接続す
る高電圧導通手段を備える。第２のノードは、この半導
体装置が形成される半導体チップを構成する接地電位と
異なる電位にバイアスされる半導体基板に接続される。

【００３９】請求項２２に係る入力保護回路は、外部か
ら与えられる電源電位を受ける外部電源パッドと、半導
体装置が形成される半導体チップ外周に沿ってこのチッ
プ上に配置されかつこの半導体チップを構成する半導体
基板に電気的に接続される導電配線と、外部電源パッド
と導電配線との間に配置され、この外部電源パッドへ外
部電源電位の通常時の電位レベルよりも高い電位レベル
印加時に導通してこの外部電源パッドと導電配線とを電
気的に接続する高電圧導通手段を備える。

【００４０】外部からの電源電位が印加されるノードに
対し、この外部電源線近傍に平行して配置される固定電
位が供給される導電線を利用することにより、従来と異
なり、電源線と接地線とが並設される部分にのみ入力保
護回路を設ける必要がなく、容易に必要な面積を確保す
ることができ、応じてサージ耐性に優れた入力保護回路
を実現することができる。

【００４１】

【発明の実施の形態】

［実施の形態１］図１は、この発明の実施の形態１に従
う半導体装置の全体の構成を概略的に示す図である。図
１において、半導体装置１００は、外部から与えられる
外部電源電位Ｖｃｃを外部電源端子１０１を介して受け
て内部へ伝達する外部電源線１０２と、外部から与えら
れる接地電位ＧＮＤを外部接地端子１０３を介して受け
て内部へ伝達する接地線１０４と、外部電源線１０２お
よび接地線１０４上の電位を両動作電源電位として動作
し、その外部電源線１０２上の外部電源電位Ｖｃｃを変
換して内部電源線１０６上に内部電源電位Ｖｉｎｔを発
生する内部降圧回路１０５と、内部電源線１０６上の内
部電源電位Ｖｉｎｔと接地線１０４上の接地電位ＧＮＤ
とを両動作電源電位として動作して所定の機能を実現す
る内部電源使用回路１０７と、外部電源線１０２上の外
部電源電位Ｖｃｃおよび接地線１０４上の接地電位ＧＮ
Ｄを両動作電源電位として動作し、内部電源使用回路１
０７と装置外部（外部端子１０９）との間で信号の入出
力を行なう外部電源使用回路１０８を含む。外部電源使
用回路１０８は、この半導体装置１００が半導体記憶装
置の場合、データの入出力を行なうデータ入出力回路な
らびに制御信号およびアドレス信号を入力する入力バッ
ファ回路を含む。これらのデータ入出力回路および入力
バッファ回路の装置外部とのインタフェースとなる部分
が外部電源電位Ｖｃｃを使用する。内部電源使用回路１
０７は、この半導体装置１００が半導体記憶装置の場
合、メモリセルアレイを駆動する回路部分を含む。メモ
リセルアレイの周辺に設けられる周辺回路（デコーダ
等）が内部電源電位を使用するか、または外部電源電位
を使用するかは、この適用される半導体記憶装置の構成
により決定される。

【００４２】半導体装置１００は、さらに、外部電源線
１０２と内部電源線１０６の間に配置される高電圧導通
機構１１０を含む。この高電圧導通機構１１０は、外部
電源線１０２に結合される一方導通ノード（第１のノー
ド）と、内部電源線１０６に結合される他方導通ノード
（第２のノード）とを有し、外部電源線１０２に高電圧
サージが印加されると導通し、この外部電源線１０２と
内部電源線１０６とを電気的に接続する。外部電源線１
０２と内部電源線１０６とは、通常、図１に示すよう
に、長距離にわたって互いに平行して配置されることが
多い（電源線レイアウトの容易化のため）。

【００４３】したがって、接地線１０４と外部電源線１
０２とが離れて配置され、これらが互いに平行して配置
される領域を確保することができない場合においても、
高電圧導通機構１１０は、十分なレイアウト面積を有す
ることができる。外部電源線１０２に過渡的高電圧サー
ジが印加されて、この高電圧サージが内部電源線１０６
へ放電されても、内部電源線１０６には、それ自身の大
きな浮遊容量および内部電源使用回路１０７の有する寄
生容量が存在するため、この内部電源線１０６は、大き
な負容量を有しており、十分にこの過渡高電圧サージを
吸収することができる。

【００４４】図２は、図１に示す内部降圧回路１０５の
詳細構成を示す図である。図２において、内部降圧回路
１０５は、内部電源線１０６上の内部電源電位Ｖｉｎｔ
とたとえば２．５Ｖである基準電位Ｖｒｅｆとを比較す
る比較器１０５ａと、外部電源線１０２と内部電源線１
０６との間に接続されかつそのゲートに比較器１０５ａ
の出力信号を受けるｐチャネルＭＯＳトランジスタ（絶
縁ゲート型電界効果トランジスタ）で構成されるドライ
ブトランジスタ１０５ｂとを含む。比較器１０５ａは、
内部電源線１０６上の内部電源電位Ｖｉｎｔが基準電位
Ｖｒｅｆよりも高いときには、Ｈレベルの信号を出力
し、ドライブトランジスタ１０５ｂをオフ状態とし、一
方、内部電源電位Ｖｉｎｔの基準電位Ｖｒｅｆよりも低
い場合には、比較器１０５ａはその出力信号をＬレベル
として、ドライブトランジスタ１０５ｂのコンダクタン
スを大きくする。これによりドライブトランジスタ１０
５ｂが外部電源線１０２から内部電源線１０６へ電流を
供給して、内部電源電位Ｖｉｎｔの電位レベルを上昇さ
せる。したがって、内部電源電位Ｖｉｎｔは、基準電位
Ｖｒｅｆと同じ電位レベルに保持される。この基準電位
Ｖｒｅｆは、通常、外部電源電位Ｖｃｃから生成され
る。

【００４５】外部電源線１０２に、この外部電源電位Ｖ
ｃｃの通常の電位レベル（たとえば３．３Ｖ）よりも高
い電圧レベルの過渡高電圧サージ（パルス状の高電圧ノ
イズであり、ＫＶオーダを有する）が印加されると、高
電圧導通機構１１０が導通し、この外部電源線１０２と
内部電源線１０６とを電気的に接続する。内部電源線１
０６には、内部電源使用回路１０７等により与えられる
浮遊容量Ｃｐが存在し、この過渡高電圧サージにより与
えられる電荷ｑが、浮遊容量Ｃｐに吸収される。浮遊容
量Ｃｐは十分な大きさを有しているため、内部電源線１
０６上の内部電源電位Ｖｉｎｔの電位レベルに悪影響を
及ぼすことなくこの高電圧サージを吸収することがで
き、図１に示す内部電源使用回路１０７および外部電源
使用回路１０８がこの過渡高電圧サージにより破壊され
るのを防止することができる。

【００４６】図３は、図１および図２に示す高電圧導通
機構の構成をより詳細に示す図である。図３（Ａ）にお
いて、外部電源線１０２は、たとえばアルミニウム（Ａ
ｌ）で構成され、図１に示す外部電源端子１０１に接続
される電源入力パッド１０１ａに、たとえばアルミニウ
ム配線で構成される導電層１０２ａを介して接続されて
この電源入力パッド１０１ａから外部電源電位Ｖｃｃを
受けて内部へ伝達する。この外部電源線１０２と平行
に、たとえばアルミニウムで形成される内部電源線１０
６が配設される。

【００４７】高電圧導通機構１１０は、この外部電源線
１０２にコンタクト孔（またはバイヤ孔）１２０ａを介
して電気的に接続されるフィールド領域１２０と、内部
電源線１０６に、コンタクト孔（またはバイヤ孔）１２
２ａを介して電気的に接続されるフィールド領域１２２
を含む。このフィールド領域１２０および１２２は、互
いに平行にかつ間をおいて配置される。このフィールド
領域１２０および１２２の間隔は、約３μｍ以下とされ
る（高電圧印加時パンチスルーが生じ、これらのフィー
ルド領域１２０および１２２が電気的に接続されやすく
するためである）。

【００４８】図３（Ｂ）は、図３（Ａ）に示すラインＡ
−Ａ′に沿った断面構造を示す図である。図３（Ｂ）に
おいて、フィールド領域１２０および１２２は、ｐ型半
導体基板１１２表面上に、間をおいて形成される高濃度
ｎ型不純物領域で形成される。フィールド領域１２０は
第１のノード１２１を介して電源入力パッド１０１ａに
与えられた外部電源電位Ｖｃｃを受ける。フィールド領
域１２２は、第２のノード１２３を介して内部電源電位
Ｖｉｎｔを受けるように接続される。この第１および第
２のノード１２１および１２３は、それぞれ、電源線１
０２および１０６上のノードを示す。

【００４９】フィールド領域１２０および１２２の間の
半導体基板１１２表面上に、たとえば熱酸化法を用いて
形成されるフィールド絶縁膜１２４が形成される。この
フィールド絶縁膜１２４上にゲート電極層が形成されて
いてもよい。このフィールド領域１２０および１２２外
部に、ＬＯＣＯＳ酸化膜１２６ａおよび１２６ｂが形成
される。フィールド領域１２０、半導体基板１１２およ
びフィールド領域１２２により、ラテラルｎｐｎ寄生バ
イポーラトランジスタが形成される。第１のノード１２
１に、過渡高電圧サージが印加されてその電圧レベルが
上昇したとき、フィールド領域１２０の電位が上昇して
空乏層が広がり、フィールド領域１２０および１２２が
電気的に導通するいわゆるパンチスルー現象が生じ、こ
の第１のノードに生じた高電圧サージが、フィールド領
域１２２を介して第２のノード１２３へ伝達され、内部
電源線１０６により吸収される。この過渡高電圧サージ
が高い場合には、フィールド領域１２０とｐ型半導体基
板１１２との間に形成されるｎ＋／ｐ接合の降伏現象が
生じ、フィールド領域１２０から半導体基板１１２へ電
荷が供給されて、この半導体基板１１２により吸収され
る。ここで、半導体基板１１２は、図示しないが、たと
えば接地電位ＧＮＤまたは負電位Ｖｂｂなどの所定電位
レベルにバイアスされている。

【００５０】図３（Ａ）に示すように、外部電源線１０
２と内部電源線１０６とは、長距離にわたって互いに隣
接して配置される。したがって、このフィールド領域１
２０および１２２も、長距離にわたって互いに隣接して
かつ対向して配置することができ、十分な大きさの幅を
持つことができ、応じてフィールド領域１２０からフィ
ールド領域１２２へ高速で大きな電流（電荷量）を流す
ことができ、安定に過渡高電圧サージを吸収することが
できる。外部電源線１０２も長距離にわたって延在する
ため、その寄生容量も大きく、過渡高電圧サージが印加
されても、この電荷を吸収して電圧レベルの上昇を抑制
することができ（Ｖ＝ｑ／Ｃ）、この外部電源線１０２
のサージ耐性を改善することができる。これは、内部電
源線１０６においても、同様である。なお、フィールド
領域１２０も、その幅を十分大きくとることができ、応
じて接合容量も大きくなり、過渡高電圧サージ印加時に
おいても、そのフィールド領域１２０の電圧レベルの上
昇を抑制することができ、フィールド領域１２０と半導
体基板１１２との間に形成される接合がサージ印加時破
壊されるのを防止することができ、サージ耐性が改善さ
れる。

【００５１】なお、この実施の形態１において、外部電
源線１０２と、接地線１０４が隣接してかつ平行に配置
される領域において、従来と同様の入力保護回路が設け
られていてもよい。

【００５２】以上のように、この発明の実施の形態１に
従えば、外部電源線と内部電源線とをこの外部電源線へ
の過渡高電圧印加時に電気的に接続するように構成した
ため、外部電源線および内部電源線が長距離にわたって
平行に配設されるため、十分な幅を有するフィールド領
域を容易に形成することができ、サージ耐性に優れかつ
確実に過渡高電圧サージを吸収することのできる入力保
護回路を得ることができる。

【００５３】［実施の形態２］図４（Ａ）および（Ｂ）
は、この発明の実施の形態２に従う入力保護回路部分の
平面レイアウトおよび断面構造を示す図である。図４
（Ａ）において、高電圧導電機構１１０は、外部電源線
１０２下に、これと平行して形成されるフィールド領域
１２０と、この外部電源線１０２と平行してかつ隣接し
て配置される内部電源線１０６下にこの内部電源線１０
６と平行に形成されるフィールド領域１２２と、フィー
ルド領域１２０および１２２の間に形成されるたとえば
第１層ポリシリコンで形成されるゲート電極層１２６を
含む。このゲート電極層１２６はバイヤホール１２４ａ
を介して内部電源線１０６に接続される。フィールド領
域１２０および１２２の間の距離は約３μｍ以下とされ
る。これは、以下の実施形態においても同様である。

【００５４】フィールド領域１２０および１２２は、そ
れぞれコンタクト孔（またはワイヤ孔）１２０ａおよび
１２２ａを介して外部電源線１０２および内部電源線１
０６にそれぞれ接続される。したがって、このゲート電
極層１２６は、ワイヤ孔１２４ａ、内部電源線１０６、
コンタクト孔１２２ａを介してフィールド領域１２２に
電気的に接続される。

【００５５】図４（Ｂ）は、図４（Ａ）に示すラインＡ
−Ａ′に沿った断面構造を示す図である。図４（Ｂ）に
おいて、実施の形態１と同様ｐ型半導体基板１１２表面
上に、高濃度ｎ型不純物領域で形成されるフィールド領
域１２０および１２２が間をおいて形成される。このフ
ィールド領域１２０および１２２の間の半導体基板１１
２表面上に、ゲート絶縁膜（図示せず）を介してゲート
電極層１２６が形成される。このゲート電極層１２６
は、第２のノード１２３に接続される。他の構成は、実
施の形態１と同じであり、対応する部分には同一の参照
番号を付す。

【００５６】この図４（Ａ）および（Ｂ）に示す構成に
おいても、第１のノードに過渡高電圧サージが発生した
場合、ゲート電極層１２６下の短チャネル領域にパンチ
スルーが生じ、このフィールド領域１２０および１２２
が電気的に接続され、高電圧サージがフィールド領域１
２０および基板領域１１２を介してフィールド領域１２
２へ伝達されて、続いて第１のノード１２１を介して内
部電源線１０６に伝達されてそこで吸収される。この第
１のノード１２１へ印加される過渡高電圧サージが高い
場合、フィールド領域１２０と半導体基板１１２より形
成されるｎ＋／ｐ接合の降伏現象が生じ、実施の形態１
と同様、所定電位レベルにバイアスされた半導体基板１
１２により吸収される。

【００５７】この図４（Ａ）および（Ｂ）に示すよう
に、高電圧導通機構として短チャネルの、通常のＭＯＳ
トランジスタ（ゲート絶縁膜は比較的厚くして、その耐
圧特性を保持する必要がある）を用いても、実施の形態
１と同様、第１のノードに発生した過渡高電圧サージ
は、寄生バイポーラトランジスタの導通（空乏層の広が
りによるパンチスルー）により、第２のノード１２３を
介して内部電源線１０６に吸収される。このＭＯＳトラ
ンジスタのチャネル幅は十分広く確保することができる
ため、サージ耐性に優れた、かつ高速で過渡高電圧サー
ジを吸収することのできる入力保護回路を実現すること
ができる。なお、フィールド領域１２０，１２２をｐ＋
型領域とし、基板１１２がｎ型基板（Ｖｃｃバイアス）
とし、かつゲートがノード１２１に接続されても同様の
効果が得られる。

【００５８】［変更例１］図５は、この発明の実施の形
態２の第１の変更例の構成を示す図である。図５におい
て、高電圧導通機構１１０は、ｎ型半導体基板１１４表
面上に形成される低不純物濃度の島状不純物領域（以
下、ウェル領域と称す）１１６と、このウェル領域１１
６表面に形成される高濃度ｎ型不純物領域で形成される
フィールド領域１２０と、高濃度ｐ型不純物領域で構成
されるフィールド領域１２８と、フィールド領域１２０
および１２８の間に形成されるフィールド絶縁膜１２４
を含む。フィールド領域１２０および１２８の外側に
は、ＬＯＣＯＳ酸化膜１２６ａおよび１２６ｂが形成さ
れる。フィールド領域１２０は、第１のノード１２１に
接続され、フィールド領域１２８は、第２のノード１２
３に接続される。この図５に示す構成において、第１の
ノードに過渡高電圧サージが印加されると、フィールド
領域１２０とウェル領域１１６の間のｎ＋／ｐ接合に降
伏現象が生じ、そのフィールド領域１２０からウェル領
域１１６に電流が流れ込み、このウェル領域１１６に流
れ込んだ電流は、フィールド領域１２８を介して第２の
ノート１２３へ伝達される。この第２のノード１２３
は、内部電源線１０６に接続されており、第１のノード
１２１上に発生した過渡高電圧サージは、内部電源線１
０６により吸収される。

【００５９】このとき、またフィールド領域１２０、ウ
ェル領域１１６および半導体基板１１４により、バーチ
カルｎｐｎ寄生バイポーラトランジスタが形成されてお
り、ウェル領域１１６の電位が上昇すると、この寄生バ
イポーラトランジスタが導通し、フィールド領域１２０
からウェル領域１１６を介して半導体基板１１４へ電流
が流れる。これにより、過渡高電圧サージの高い場合に
おいても、確実にこのサージを吸収することができる。
なお、図５においては、この高電圧導通機構の平面レイ
アウトは示していないが、フィールド領域１２０および
１２８は、それぞれ外部電源線および内部電源線に平行
して十分な幅を有するように形成される。

【００６０】［変更例２］図６は、この発明の実施の形
態２の第２の変形例の構成を示す図である。図６に示す
構成において、フィールド領域１２０および１２２の間
のｐ型半導体基板１１２表面のチャネル領域１２５に、
高濃度にｐ型不純物が注入される。チャネル領域１２５
上に、図示しない十分厚いゲート絶縁膜を介してゲート
電極層１３６が形成され、このゲート電極層１３６は、
第１のノード１２１に接続される。

【００６１】チャネル領域１２５への高濃度のｐ型不純
物イオン注入により、厚いゲート絶縁膜の効果に加えて
このＭＯＳトランジスタのしきい値電圧は十分高くされ
る。この第１のノード１２１に過渡高電圧サージが発生
した場合、第１のノード１２１と第２のノード１２３の
電位差が、このＭＯＳトランジスタのしきい値電圧より
も高くなると、このＭＯＳトランジスタが導通し、第１
のノード１２１から第２のノード１２３へ電流が流れ、
第２のノード１２３を介して内部電源線１０６へ電荷が
伝達され、サージが吸収される。この図６に示すよう
な、十分に高いしきい値電圧を有するＭＯＳトランジス
タを用いても、同様の効果を得ることができる。

【００６２】このチャネル領域１２５においては、図示
のようにゲート絶縁膜に代えて、図５に示すフィールド
絶縁膜１２４が形成されてもよい。なおこの図６に示す
構成においても、第１のノードに過渡高電圧サージが発
生し、フィールド領域１２０と半導体基板１１２の間の
ｎ＋／ｐ接合に降伏現象が生じた場合、フィールド領域
１２０から半導体基板１１２へ電流が流れ、同様、サー
ジがこの半導体基板１１２により吸収される。

【００６３】以上のように、この発明の実施の形態２に
従えば、フィールドトランジスタに代えて、ＭＯＳトラ
ンジスタまたはｎ＋／ｐ接合を用いて入力保護機構を構
成しているため、過渡高電圧サージ発生時、ＭＯＳトラ
ンジスタのパンチスルー現象（寄生バイポーラトランジ
スタのオン状態）またはｎ／ｐ接合の降伏現象により、
この過渡高電圧サージを吸収することができ、内部回路
を確実に保護することができる。

【００６４】［実施の形態３］図７（Ａ）は、この発明
の実施の形態３に従う入力保護回路の平面レイアウトを
示し、図７（Ｂ）は、図７（Ａ）のラインＡ−Ａ′に沿
った断面構造を示す図である。

【００６５】図７（Ａ）において、高電圧導通機構は、
電源入力パッド１０１ａに導電配線１０２ａを介して接
続される外部電源線１０２と、この外部電源線１０２と
平行してかつ間をおいて配置される一定の電位を伝達す
る導電配線１４０と、この外部電源線１０２に、コンタ
クト孔１４２ａを介して接続されるフィールド領域１４
２と、導電配線１４０にコンタクト孔１４４ａを介して
接続さるフィールド領域１４４を含む。このフィールド
領域１４２および１４４は、それぞれ、外部電源線１０
２および導電配線１４０と平行にかつそれらの下部に形
成される。フィールド領域１４２および１４４は、それ
ぞれ十分な幅を有するように形成される。

【００６６】図７（Ｂ）において、フィールド領域１４
２および１４４は、それぞれ、高濃度ｎ型不純物領域で
構成される。フィールド領域１４２は、コンタクト孔１
４２ａに形成されたコンタクト１４２ｂを介して外部電
源線１０２に接続される。このコンタクトとフィールド
領域１４２との接触部の下部に、このフィールド領域１
４２外部にかつフィールド領域１４２と接して低不純物
濃度のｎ型不純物領域（下部ウェルと以下称す）１４５
が形成される。フィールド領域１４４は、コンタクト孔
１４４ａに形成されたコンタクト１４４ｂを介して導電
配線１４０に接続される。フィールド領域１４４とコン
タクト１４４ｂとの接触部の下部のフィールド領域１４
４の外部に、このフィールド領域１４４と接して下部ウ
ェル１４６が形成される。これらの下部ウェル１４５お
よび１４６ならびにフィールド領域１４２および１４４
は、ｐ型半導体基板１１２表面に形成される。

【００６７】導電配線１４０は、実施の形態１または実
施の形態２の内部電源線であってもよく、また別系統の
外部電源線が設けられている場合、この別系統の外部電
源線であってもよい。または、この導電配線１４０は、
接地電位を伝達する接地線であってもよい。

【００６８】外部電源線１０２に過渡高電圧サージが発
生した場合、このフィールド領域１４２に対し、コンタ
クト１４２ｂを介して大電流が流れる。この大電流によ
り、フィールド領域１４２の電位が上昇したとき、フィ
ールド領域１４２と基板１１２との間に高電界が生じ
る。しかしながら、下部ウェル１４５を設けることによ
り、このフィールド領域１４２と基板１１２との間の不
純物濃度勾配が緩やかとなり、高電界が発生しやすい部
分において、この不純物濃度の勾配により、空乏層が狭
くなるのを防止することができ、ｐ／ｎ＋接合面に高電
界が印加されるのを防止することができ、接合耐圧を改
善することができる。これにより、サージ印加時におけ
る接合破壊を防止することができる。また、コンタクト
１４２ｂに大電流が流れ、このコンタクト１４２ｂを構
成する金属が溶融してフィールド領域１４２で拡散して
も、この溶融金属は下部ウェル１４５にまで拡散するだ
けであり、この溶融金属によるコンタクト１４２ｂと基
板１１２との短絡を防止することができる（突き抜け現
象の防止）。これにより、サージ発生時におけるフィー
ルド領域１４２における接合破壊を防止することがで
き、サージ耐性を増加させることができる。

【００６９】また、サージ発生時において、フィールド
領域１４２から基板１１２を介して大電流が流れ込むと
き、フィールド領域１４４に大電流が流れ、同様高電界
が発生する可能性があるもの、この下部ウェル１４６を
設けることにより、フィールド領域１４４における高電
界の発生を抑制することができ、また大電流によるコン
タクト１４４ｂ溶融時においても、その溶融金属の拡散
を下部ウェル１４６内で停止させることができ、コンタ
クト１４４ｂと基板１１２との短絡を防止することでき
る。

【００７０】また、この導電配線１４０に対しても、下
部ウェル１４６を設けておくことにより、たとえば導電
配線１４０が別系統の動作電源配線または接地線の場
合、この導電配線１４０において発生した過渡高電圧サ
ージを、安定に外部電源線１０２で吸収することがで
き、外部電源線１０２および導電配線１４０いずれにお
いて過渡高電圧サージが発生した場合においても、確実
にこのサージを吸収することができる。

【００７１】［変更例１］図８は、この発明の実施の形
態３の第１の変更例の構成を示す図である。図８に示す
構成においては、フィールドトランジスタに代えて、Ｍ
ＯＳトランジスタが用いられる。すなわち、フィールド
領域１４２および１４４間の半導体基板１１２表面上
に、ゲート絶縁膜（図示せず）を介してゲート電極層１
４７が形成される。このゲート電極層１４７は、導電配
線１４０に接続される。他の構成は、図７（Ｂ）に示す
構成と同じであり、対応する部分には同一の参照番号を
付す。

【００７２】この図８に示す構成においては、外部電源
配線１０２において過渡高電圧サージが発生した場合、
大電流がコンタクト１４２ｂを介して流れても、このコ
ンタクト１４２ｂの溶融金属の半導体基板１１２への拡
散を防止することができ、またこのフィールド領域１４
２の接合界面における電界集中を緩和することができ、
接合破壊を防止することができる。したがってこの図８
に示す構成においても、先の図７（Ｂ）に示す構成と同
様、安定にサージを吸収することができる。

【００７３】なお、この図８に示す構成において、下部
ウェル１４５は、ゲート電極層１４７下部にまで形成さ
れ、いわゆるＬＤＤ（ライトリードープトドレイン）構
造と同様の構成がとられてもよい。これはフィールド領
域１４２においても同様である。

【００７４】［変更例２］図９は、この発明の実施の形
態３の第２の変更例の構成を示す図である。図９に示す
構成においては、ｎ型半導体基板１１４表面に、低不純
物濃度のｐ型ウェル領域１１６が形成される。このウェ
ル領域１１６表面に、間をおいて高濃度ｎ型不純物領域
で構成されるフィールド領域１４２と、高濃度ｐ型不純
物領域で形成されるフィールド領域１４９が形成され
る。フィールド領域１４２は、コンタクト１４２ｂを介
して外部電源線１０２に接続され、フィールド領域１４
９は、コンタクト１４４ｂを介して導電配線１４０に接
続される。フィールド領域１４２および１４９の間のウ
ェル領域１１６表面に、フィールド絶縁膜１２４が形成
される。この図９に示す構成は、ｐ／ｎ接合ダイオード
を用いて、外部電源線１０２に発生した高電圧サージを
導電配線１４０により吸収している。フィールド領域１
４９は、ウェル領域１１６と電気的に接続されており、
したがってこのウェル領域１１６とフィールド領域１４
９の間の接合（ｐ＋／ｐ接合）においては、何ら高電界
は印加されない。したがって、このフィールド領域１４
９においては下部ウェルは設けられていない。一方、フ
ィールド領域１４２においては、このフィールド領域１
４２はｎ型不純物領域で構成されているため、高電圧サ
ージが外部電源線１０２において発生したときに生じる
ｎ＋／ｐ接合面における高電界集中を下部ウェル１４５
により緩和する。また、この下部ウェル１４５により、
コンタクト１４２ｂの溶融金属のウェル１１６への拡散
を防止し、フィールド領域１４２に対する金属突き抜け
現象を防止する。これにより、安定に外部電源線１０２
において発生した過渡高電圧サージを吸収することがで
きる。

【００７５】またこの図９に示す構成においては、下部
ウェル１４５を設けることにより、下部ウェル１４５と
ｎ型半導体基板１１４との間の距離が短くなる。したが
って、フィールド領域１４２および下部ウェル１４５を
コレクタとし、ｐウェル領域１１６をベースとし、ｎ型
半導体基板１１４をエミッタとするバーティカル寄生バ
イポーラトランジスタのベース領域の長さが短くされ、
このバーティカル寄生バイポーラトランジスタの電流増
幅率が高くされ、フィールド領域１４２からウェル領域
１１６へ電流が流れ込んだとき、この寄生バイポーラト
ランジスタが高速でオン状態とされ、ウェル領域１１６
から半導体基板１１４へ電流を流すことにより、サージ
を、導電配線１４０および半導体基板１１４両者で吸収
することができ、高速かつ確実に過渡高電圧サージを吸
収することができる。

【００７６】［変更例３］図１０は、この発明の実施の
形態３の第３の変更例の構成を示す図である。図１０に
おいて、ｎ型半導体基板１１４表面に高濃度ｐ型不純物
領域で形成されるフィールド領域１５２および１５４が
形成される。このフィールド領域１５２および１５４
は、それぞれ、コンタクト１５２ｂおよび１５４ｂを介
して接地線１５０および導電配線１４０に接続される。
コンタクト１５２ｂとフィールド領域１５２との接触部
下部に、低不純物濃度のｐ型不純物領域（下部ウェル）
１５５が形成され、またコンタクト１５４ｂとフィール
ド領域１５４ｂの接触部下部にこのフィールド領域１５
４と接して下部ウェル１５６が形成される。フィールド
領域１５２および１５４間の半導体基板１１４の表面上
に、図示しないゲート絶縁膜を介してゲート電極層１５
７が形成される。このゲート電極層１５７は、接地線１
５０に接続される。ｐ型基板１１４は、導電配線１４０
に伝達される電圧と同程度の電圧レベルのバイアス電位
Ｖｂにバイアスされる。

【００７７】この図１０に示す構成の場合、接地線１５
０において負の高電圧サージが発生した場合、フィール
ド領域１５２と半導体基板１１４間の接合が降伏して、
基板１１４からフィールド領域１５２、コンタクト１５
２ｂを介して接地線１５０に電流が流れる。このときま
た、フィールド領域１５２および１５４の間がパンチス
ルー状態となり（ラテラル寄生バイポーラトランジスタ
がオン状態とされる）、導電配線１４０からフィールド
領域１２４、を介してフィールド領域１５２へ電流が供
給され、この接地線１５０上に発生した負の高電圧サー
ジを吸収することができる。

【００７８】この図１０に示す構成においても、大電流
が流れて、コンタクトが溶融しても、この溶融金属が半
導体基板１１４へ拡散するのを防止することができ、接
合破壊を確実に防止することができる。また、大電流が
生じても下部ウェル１５５および１５６により、大電流
が発生する領域、すなわち高電界が発生する可能性が最
も高い領域において下部ウェルを設けているため、この
高電界を緩和することができ、フィールド領域１５２お
よび１５４の接合破壊を防止することができる。

【００７９】なお、この図１０に示す構成においても、
下部ウェル１５５および１５６は、ゲート電極層１５７
下部にまで形成されてもよい。

【００８０】以上のように、この実施の形態３に従え
ば、電源線とコンタクトを介して接続されるフィールド
領域のコンタクト下部に、低不純物濃度のウェル領域
（不純物領域）を設けたため、過渡高電圧サージにより
大電流が生じた場合においても、このフィールド領域の
接合破壊を防止することができ、サージ耐性の高い入力
保護回路を得ることができる。

【００８１】［実施の形態４］図１１は、この発明の実
施の形態４に従う半導体装置の構成を概略的に示す図で
ある。図１１（Ａ）において、半導体装置２００は、メ
モリセルアレイおよびその周辺回路を含むアレイ内部回
路２１０と、このアレイ内部回路２１０により処理され
るデータを外部と授受するためのデータ入出力回路２１
５を含む。

【００８２】このアレイ内部回路２１０に対しては、専
用の外部電源端子２０１および接地端子２０３が設けら
れ、またデータ入出力回路２１５に対しては専用の外部
電源端子２０２および接地端子２０４が設けられる。外
部電源端子２０２の電源電位には、データを入出力する
ために用いられることを示すために、外部電源電位Ｖｃ
ｃＱという符号を用いる。このアレイ内部回路２１０お
よびデータ入出力回路２１５に対する電源配線（電源線
および接地線両者を含む）を別々に設けることにより、
大きな電力を消費するデータ入出力回路２１５の動作時
における電源電位の変動（電源バンプ）の影響がアレイ
内部回路２１０の動作に及ぼされるのを防止し、アレイ
内部回路２１０を安定に動作させるとともに、データ入
出力回路２１５に対し安定に電源電位ＶｃｃＱおよび接
地電位ＧＮＤを供給する。

【００８３】図１１（Ｂ）において、半導体装置内部の
電源パッドの配置が示される。この図１１（Ｂ）におい
ては、いわゆるＬＯＣ（リード・オン・チップ）構造の
パッド配置が一例として示される。外部電源電位Ｖｃｃ
を受けるパッド２０１ａと、外部電源電位ＶｃｃＱを受
ける電源パッド２０２ａが隣接して配置されるように示
される。この電源パッド２０１ａから電源線２２２が延
在し、アレイ内部回路２１０に含まれるセンスアンプお
よびデコーダなどのアレイ周辺回路２１０ａへ電源電位
が供給される。一方、電源パッド２０２ａに対し、この
電源線２２２と平行に電源線２２４が配設され、データ
入出力回路２１５に対し電源電位ＶｃｃＱを供給する。
ここで図１１（Ｂ）において、接地線は示していない。
また電源パッド２０１ａから内部降圧回路を介して電源
線２２２に内部電源電位Ｖｉｎｔが供給されてもよく、
また外部電源電位Ｖｃｃが電源線２２２にそのまま供給
されてもよい（内部降圧回路が設けられていない場
合）。

【００８４】図１１（Ｂ）に示すように、このような電
源線２２２および２２４が別々に設けられている場合に
おいても、長距離にわたってこれらの電源線２２２およ
び２２４が平行に配設される。したがって、図１２に示
すようにこれらの電源線２２２および２２４を用いて容
易に十分なレイアウト面積を有する入力保護回路を形成
することができる。

【００８５】図１２において、データ入出力回路２１５
に対し外部からの電源電位ＶｃｃＱを伝達する外部電源
配線２２４と電源線２２２の間に、入力保護回路（高電
圧導通機構）２２５が設けられる。この電源線２２２は
外部電源端子２０１に電気的に結合される。

【００８６】データ入出力回路２１５は、図１２におい
ては、出力部が外部電源電位ＶｃｃＱを受ける。大きな
負荷を高速で駆動するため、データ出力部が最も消費電
流が大きいためである。データ入出力回路２１５は、内
部から読出されたデータを増幅する（レベル変換機能を
有してもよい）インバータ回路２１５ａと、電源線２２
４とデータ出力端子２１５ｄの間に接続されかつそのゲ
ートにインバータ回路２１５ａの出力信号を受けるｎチ
ャネルＭＯＳトランジスタ２１５ｂと、データ出力端子
２１５ｄと接地端子（接地線，接地ノード）２０４との
間に接続されかつそのゲートにインバータ回路２１５ａ
の出力信号を受けるｎチャネルＭＯＳトランジスタ２１
５ｃを含む。データ出力端子２１５ｄには、したがって
電源電位ＶｃｃＱレベルのデータまたは接地電位ＧＮＤ
レベルのデータが出力される。データ入出力端子２１５
ｄに現われるデータ信号の振幅を外部電源電位ＶｃｃＱ
（＝Ｖｃｃ）レベルとすることにより、外部に設けられ
た装置との互換性を保持する。

【００８７】入力保護回路２２５は、図１２において
は、寄生ｎｐｎバイポーラトランジスタで構成されるよ
うに示される。電源線２２４上に過渡高電圧サージが発
生したとき、この入力保護回路２２５に含まれるバイポ
ーラトランジスタが導通し、電源線２２２上へこの過渡
高電圧サージによる電流（電荷）を放電し、この電源線
２２２により高電圧サージを吸収する。電源線２２２に
は多くの回路が接続されており、電源線２２２は大きな
浮遊容量を有しており、安定にこの過渡高電圧サージに
より生じた電荷を吸収することができる。

【００８８】図１３（Ａ）および（Ｂ）は、図１２に示
す入力保護回路の平面レイアウトおよび断面構造を示す
図である。図１３（Ａ）において、外部電源電位Ｖｃｃ
Ｑを受ける電源入力パッド２０２ａが、導電配線２２４
ａを介して電源線２２４に接続される。この電源線２２
４と隣接してかつ平行して別の電源線２２２が配置され
る。電源線２２４下部にこの電源線２２４と平行してフ
ィールド領域２３４が形成され、また電源線２２２下部
にこの電源線２２２と平行してフィールド領域２３２が
形成される。フィールド領域２３２および２３４は、そ
れぞれコンタクト孔２３２ａおよび２３４ａを介して電
源線２２２および２２４にそれぞれ接続される。電源線
２２２および２２４が比較的長距離にわたって平行して
配線されているため、フィールド領域２３２および２３
４の対向する部分の長さを十分に大きくとることができ
る。これにより、先の実施の形態１ないし３と同様、サ
ージ耐性に優れかつ高速でサージ電流を吸収することの
できる入力保護回路を得ることができる。

【００８９】図１３（Ｂ）は、図１３（Ａ）のラインＡ
−Ａ′に沿った断面構造を概略的に示す図である。フィ
ールド領域２３２は、高濃度ｎ型不純物領域により構成
され、フィールド領域２３４は、高濃度ｎ型不純物領域
により構成される。これらのフィールド領域２３２およ
び２３４は、ｐ型半導体基板１１２表面に形成される。
フィールド領域２３２および２３４の間の基板１１２の
表面上にフィールド絶縁膜２３９が形成される。フィー
ルド領域２３４は、第１のノード２３７に接続されかつ
フィールド領域２３２は、第２のノード２３８に接続さ
れる。これらのノード２３７および２３８にはそれぞれ
電源電位ＶｃｃＱおよびＶｃｃが印加される。この図１
３（Ａ）および（Ｂ）の入力保護回路の構成は、先の実
施の形態１ないし３に示す高電圧導通機構と同じであ
り、第１のノード２３７に電源電位ＶｃｃＱの通常動作
時に与えられる電圧レベルよりも高い過渡高電圧サージ
が印加されたとき、このフィールド領域２３４、半導体
基板１１２およびフィールド領域２３２により形成され
る寄生ｎｐｎバイポーラトランジスタが導通し（フィー
ルド領域２３４および２３２のパンチスルーおよびフィ
ールド領域２３４の接合の降伏）、高電圧サージがフィ
ールド領域２３２を介して第２のノード２３８へ伝達さ
れ、また基板１１２へ伝達されてこの高電圧サージが吸
収される。

【００９０】この電源線２２２は、外部電源電位Ｖｃｃ
が伝達される電源線ではなく、内部電源電位Ｖｉｎｔが
伝達される内部電源線であってもよく、また接地電位Ｇ
ＮＤ（出力回路用のＧＮＤＱ）が伝達される接地線であ
ってもよい。

【００９１】図１４は、図１１（Ｂ）に示すアレイ周辺
回路２１０ａの具体的構成の一例を示す図である。図１
４において、アレイ周辺回路は、ビット線対ＢＬおよび
ＺＢＬに対して設けられ、このビット線ＢＬおよびＺＢ
Ｌの電位を差動的に増幅するセンスアンプＳＡと、電源
線２２２ａ上の外部電源電位Ｖｃｃを一方動作電源電位
として動作し、センスアンプＳＡを活性化するセンス活
性化信号φＳＰおよびφＳＮを出力するセンス活性化回
路２６０を含む。ビット線対ＢＬおよびＺＢＬと交差す
る方向にワード線ＷＬが配置される。ワード線ＷＬとビ
ット線対ＢＬおよびＺＢＬの交差部に対してメモリセル
ＭＣが配置される。図１４においては、ビット線ＢＬと
ワード線ＷＬの交差部に配置されるメモリセルＭＣを代
表的に示す。メモリセルＭＣが行および列のマトリクス
状に配設され、メモリセルの各行に対応してワード線Ｗ
Ｌが配置され、メモリセルの各列に対応してビット線対
ＢＬおよびＺＢＬが配置される。メモリセルＭＣは、情
報を格納するキャパシタＣＭと、ワード線ＷＬ上の信号
電位に応答して導通してキャパシタＣＭをビット線ＢＬ
に電気的に接続するアクセストランジスタＭＴを含む。

【００９２】センスアンプＳＡは、ビット線対ＢＬおよ
びＺＢＬの間に交差結合された１対のｎチャネルＭＯＳ
トランジスタＮＱと、ビット線対ＢＬおよびＺＢＬの間
に互いに交差結合される１対のｐチャネルＭＯＳトラン
ジスタＰＱを含む。このセンスアンプＳＡに対し、セン
ス活性化回路２６０からのセンス活性化信号φＳＰに応
答して導通し、電源線２２２ａ上の電源電位Ｖｃｃをｐ
チャネルＭＯＳトランジスタＰＱの接続部へ伝達する活
性化トランジスタＰＴと、センス活性化回路２６０から
のセンス活性化信号φＳＮに応答して導通して、接地電
位ＧＮＤを１対のｎチャネルＭＯＳトランジスタの接続
部へ供給する活性化トランジスタＮＴを含む。この電源
線２２２ａは、ノード２０１ａに接続される。このノー
ド２０１ａは電源パッドであってもよく、また外部ピン
端子であってもよい。

【００９３】この図１４に示す構成において、センスア
ンプＳＡの活性化時、すなわち活性化トランジスタＰＴ
およびＮＴの導通時、ｐチャネルＭＯＳトランジスタＰ
Ｑがビット線ＢＬおよびＺＢＬの高電位のビット線を電
源電位Ｖｃｃレベルにまで上昇させ、一方ｎチャネルＭ
ＯＳトランジスタＮＱが、低電位のビット線を接地電位
ＧＮＤレベルにまで放電する。この図１４に示す構成に
おいては、ビット線ＢＬおよびＺＢＬの電位振幅は、電
源電位Ｖｃｃレベルとされる。したがってこの図１４に
示す半導体装置の場合、内部降圧回路は設けられておら
ず、外部から与えられる電源電位が内部動作電源電位と
して利用される。センスアンプＳＡは、ビット線対ＢＬ
およびＺＢＬそれぞれに対して設けられる。したがっ
て、センスアンプＳＡの動作時、多くのビット線ＢＬお
よびＺＢＬの充放電が行なわれるため、電源線２２２ａ
の消費電流は大きくなる。電源線２２２ａの専用の電源
ピン端子からノード２０１ａを介して電源電位を供給す
ることにより、安定にセンス動作を行なうことができ
る。この場合、多くのセンスアンプを駆動するため電源
線２２２ａの幅および寄生容量は大きく、サージ吸収用
の電源線として用いられても、安定に過渡高電圧サージ
を吸収することができる。

【００９４】以上のように、この実施の形態４に従え
ば、外部電源配線と別の一定電位が供給される導電配線
との間に高電圧導通機構を設けたため、これらの電源線
および導電配線が長距離にわたって平行して並設される
ため、容易に高電圧導通機構を配設するための必要十分
な面積を確保することができ、何ら占有面積を増加させ
ることなく確実にサージ吸収用の入力保護回路を実現す
ることができる。

【００９５】［実施の形態５］図１５（Ａ）および
（Ｂ）は、この発明の実施の形態５に従う入力保護回路
部分の平面レイアウトおよび断面構造を示す図である。
図１５（Ａ）において、高電圧導通機構は、電源入力パ
ッド３００に導電配線３０２ａを介して接続される電源
線３０２と、この電源線３０２下部に、電源線３０２と
平行に形成されるフィールド領域３１２と、フィールド
領域３１２と平行に配設されるフィールド領域３１４を
含む。このフィールド領域３１４は半導体基板３０４に
電気的に接続される。フィールド領域３１２は、コンタ
クト孔３１２ａを介して電源線３０２に電気的に接続さ
れ、またフィールド領域３１４は、コンタクト孔３１６
ａを介してゲート電極層３１６に接続される。このゲー
ト電極層３１６は、フィールド領域３１２および３１４
間の領域にこれらのフィールド領域３１２および３１４
と平行にかつ電源線３０２および３０４より下層に配設
される。

【００９６】図１５（Ｂ）は、図１５（Ａ）のラインＡ
−Ａ′に沿った断面構造を示す図である。図１５（Ｂ）
において、ｐ型半導体基板３０４表面上に、高濃度ｎ型
不純物領域で構成されるフィールド領域３１２と、高濃
度ｐ型不純物領域で構成されるフィールド領域３１４が
配設される。これらのフィールド領域３１２および３１
４の間の基板３０４表面上に、図示しないゲート絶縁膜
を介してゲート電極層３１６が配設される。このゲート
電極層３１６は、フィールド領域３１４と電気的に接続
される。フィールド領域３１４および半導体基板３０４
は同じ導電型であり、フィールド領域３１４は、半導体
基板３０４よりも高不純物濃度を有しており、フィール
ド領域３１４は、半導体基板３０４と電気的に接続され
る。フィールド領域３１２は、第１のノード３０１に電
気的に接続される。第１のノード３０１は、電源入力パ
ッド３００または外部電源端子であってもよく、また導
電配線３０２ａまたは電源線３０２の任意の場所であっ
てもよい。半導体基板３０４は、一定のバイアス電位
（接地電位または負電位）Ｖｂを受ける。

【００９７】第１のノード３０１に過渡高電圧サージが
発生した場合、このフィールド領域３１２のｎ＋／ｐ接
合が降伏現象を起こし、半導体基板３０４表面に沿っ
て、フィールド領域３１２から、フィールド領域３１４
へ電荷が流れ、このフィールド領域３１４へ流れ込んだ
電荷が、半導体基板３０４により吸収される。第１のノ
ード３０１に与えられた高電圧サージが大きいとき、ま
た、このフィールド領域３１２と半導体基板３０４の間
の接合の降伏現象が生じ、フィールド領域３１２から基
板３０４へ直接電流が流れる。

【００９８】図１５（Ａ）および（Ｂ）に示す構成の場
合、高電圧導通機構は、その第２のノードが、半導体基
板に電気的に接続されている。したがって、電源線３０
２と平行に配設される導電配線（接地線、内部電源線ま
たは基準電源線）が存在しない場合においても、この電
源線３０２下部に形成されたフィールド領域３１２と平
行に対向してフィールド領域３１４を半導体基板３０４
表面に形成することにより、十分な幅を有する高電圧導
通機構を実現することができる。したがって、必要とさ
れる配線が存在しない場合においても、容易に必要とさ
れる面積を有する高電圧導通機構を実現することができ
る。

【００９９】半導体基板３０４は、十分大きな容量を有
しているため、安定に高電圧サージを吸収することがで
きる。またこの電源線３０２は、任意の形状をとること
ができるため（第２のノードに接続される導電配線が存
在しないため）、必要とされる幅方向の長さをフィール
ド領域３１２はとることができ、応じて、電源線３０２
の浮遊容量を十分に大きくすることができ、サージ耐性
に優れた入力保護回路を実現することができる。

【０１００】［変更例］図１６は、この発明の実施の形
態５の変更例を示す図である。図１６に示す構成におい
て、図１５（Ｂ）に示す構成と異なり、フィールド領域
３１２および３１４の間の半導体基板３０４表面に、フ
ィールド絶縁膜３１７が形成される。このフィールド領
域３１２および３１４外周にＬＯＣＯＳ膜３１５ａおよ
び３１５ｂが形成される。フィールド領域３１４に、基
板バイアス電位Ｖｄ（接地電位または負電位）が印加さ
れる。この図１６に示す構成においても、第１のノード
３０１に過渡高電圧サージが発生した場合、このフィー
ルド領域３１２、半導体基板３０４およびフィールド領
域３１４で形成されるｎ＋／ｐ／ｐ＋ダイオードが導通
し、第１のノード３０１に発生した過渡高電圧サージを
半導体基板３０４で吸収することができる。

【０１０１】なお、この実施の形態５において、第１の
ノード３０１を、ｐ型の不純物領域からなるフィールド
領域へ接続し、半導体基板をｎ型として、このフィール
ド領域３１２をｎ型高濃度不純物領域より形成すること
により、この高電圧サージを吸収する保護回路を実現す
ることができる。

【０１０２】以上のように、この発明の実施の形態５に
従えば、過渡高電圧サージを半導体基板で吸収するよう
に構成したため、電源配線と導電配線が平行して配置さ
れていない領域においても、この電源線を一方ノードと
した高電圧導通機構を基板上空き領域を利用して形成す
ることができ、何ら面積増加を伴うことなく必要とされ
る面積を有する入力保護回路（高電圧導通機構）を実現
することができる。

【０１０３】［実施の形態６］図１７（Ａ）は、この発
明の実施の形態６に従う入力保護回路の要部の構成を示
す平面レイアウト図であり、図１７（Ｂ）は、図１７
（Ａ）のラインＡ−Ａ′に沿った断面構造を示す図であ
る。図１７（Ａ）において、入力保護回路は、外部から
与えられる電源電位Ｖｃｃを受ける電源入力パッド４０
０と、この電源入力パッド４００に導電配線４０１を介
して接続され、外部電源電位Ｖｃｃを内部へ伝達する外
部電源線４０２と、この外部電源線４０２と平行してか
つ隣接して延在して配置される導電配線４０４とを含
む。この導電配線４０４は、先の実施の形態４または５
と同様、別に設けられた外部電源線、接地線、内部電源
線、データ出力部に対して設けられた接地線のいずれで
あってもよい。動作電源電位としての接地電位ＧＮＤま
たは電源電位ＶｃｃまたはＶｉｎｔを伝達する導電配線
であればよい。

【０１０４】高電圧導通機構は、この電源線４０２下部
に、この電源線４０２と平行して形成されかつこの電源
線４０２にコンタクト孔（またはバイア孔）４１４ｂを
介して接続されるフィールド領域４１２と、導電配線４
０４と平行してこの導電配線４０４下部に、フィールド
領域４１２と狭い間（約３μｍ以下）をおいて配置され
るフィールド領域４１４を含む。このフィールド領域４
１４は、コンタクト孔（またはバイア孔）４１４ａを介
して導電配線４０４に接続される。

【０１０５】図１７（Ｂ）において、フィールド領域４
１２および４１４は、低濃度ｐ型不純物領域で構成され
るウェル領域４２０に形成される。このフィールド領域
４１２および４１４間のウェル領域４２０表面に、フィ
ールド絶縁膜４１７が形成される。フィールド領域４１
２は、高濃度ｎ型不純物領域で構成され、フィールド領
域４１４は、高濃度ｐ型不純物領域で構成される。フィ
ールド領域４１２は、コンタクト孔４１４ｂに形成され
たコンタクト４０２ａを介して電源線４０２に接続され
る。フィールド領域４１４は、コンタクト孔４１４ａに
形成されたコンタクト４０４ａにより導電線４０４に接
続される。フィールド領域４１２のコンタクト４０２ａ
との接触部の下部に、このフィールド領域４１２と接し
て低濃度ｎ型不純物領域で構成される下部ウェル４１５
が形成される。ウェル領域４２０は、ｎ型半導体基板４
２２表面に形成される。このウェル領域４２０は、ＬＯ
ＣＯＳ膜４１９ａおよび４１９ｂにより他の回路部分か
ら分離される。半導体基板４２２は、外部電源電位Ｖｃ
ｃまたは接地電位レベルのバイアス電位Ｖｂに固定され
る。

【０１０６】この図１７（Ａ）および（Ｂ）に示す構成
においても、電源線４０２において過渡高電圧サージが
発生した場合、このフィールド領域４１２とウェル領域
４２０との間の接合の降伏現象（またはフィールド領域
間パンチスルー）が生じ、フィールド領域４１２からウ
ェル領域４２０を介してフィールド領域４１４へ電流が
流れ、この高電圧サージにより生じた電流が導電配線４
０４により吸収される。またこのとき、フィールド領域
４１２、下部ウェル４１５、ウェル領域４２０および半
導体基板４２２により形成されるラテラルｎｐｎバイポ
ーラトランジスタが導通し、この下部ウェル４１５か
ら、ウェル領域４２０を介して基板４２２へ電流が流
れ、この高電圧サージが半導体基板４２２により吸収さ
れる。図１７（Ｂ）においては、下部ウェル４１５が、
寄生バイポーラトランジスタのエミッタ領域を構成する
ように示される。しかしながら、この寄生バイポーラト
ランジスタは、過渡高電圧サージ発生時に導通するた
め、下部ウェル４１５は、この寄生バイポーラトランジ
スタのコレクタ領域を形成してもよい。この寄生バイポ
ーラトランジスタのベース領域は、下部ウェル４１５が
設けられているため、その長さが小さくされ、電流増幅
率が大きくなり、より多くの電流を、高速で半導体基板
４２２へ流すことができ、高速で高電圧サージを吸収す
ることができる。

【０１０７】なお、図１７（Ｂ）において、示される導
電型をすべて逆とすれば、電源線２０２に代えて、接地
線に対する負の高電圧サージに対する保護回路を実現す
ることができる。

【０１０８】［変更例］図１８は、この発明の実施の形
態６の変更例の構成を示す図である。図１８に示す構成
においては、フィールド領域４１４に代えて高濃度ｎ型
不純物領域で形成されるフィールド領域４２４が用いら
れ、このフィールド領域４２４とコンタクト４０４ａと
の接触部の下部にこのフィールド領域４２４と接して、
低濃度ｎ型不純物領域で構成される下部ウェル４２２が
形成される。すなわち、この図１８に示す構成において
は、図１７に示すｎ＋／ｐダイオードに代えて、フィー
ルドトランジスタ（ゲート電極はあってもなくてもよ
い）が高電圧導通機構として用いられる。他の構成は、
図１７（Ｂ）に示す構成と同じである、対応する部分に
は同一参照番号を付す。

【０１０９】この図１８に示す構成においては、電源線
４０２において過渡高電圧サージが発生した場合、フィ
ールドトランジスタのパンチスルー現象（寄生バイポー
ラトランジスタの導通）により、導電配線４０４により
過渡高電圧サージが吸収される。このとき、また下部ウ
ェル４１５、およびフィールド領域４２４に対する下部
ウェル４２２を設けることにより、コンタクト４０４ａ
に対して集中して流れる電流によるフィールド領域４２
４の電界集中およびコンタクト４０４ａの溶融金属の接
合の突き抜けをを防止することができ、サージ耐性に優
れた入力保護機構を実現することができる。

【０１１０】なお、この図１８に示す構成においても、
寄生バイポーラトランジスタとしては、下部ウェル４１
５および４２２が、コレクタとして作用しかつ半導体基
板４２２のエミッタとして作用する寄生バイポーラトラ
ンジスタが形成されてもよい。また、示される導電型を
すべて逆とし、基板バイアス電位を接地電位または負電
位とすることにより、接地線に対する負の高電圧サージ
を吸収する入力保護回路を実現することができる。

【０１１１】以上のように、この実施の形態６に従え
ば、いわゆるトリプルウェル構造を用いて、高電圧サー
ジを半導体基板またはウェル領域で吸収するように構成
しているため、ウェル領域および半導体基板の大きな寄
生容量に、安定に過渡高電圧サージによる電荷を吸収す
ることができ、サージ耐性に優れた入力保護回路を実現
することができる。

【０１１２】なお、この実施の形態６においても、フィ
ールドトランジスタに代えてＭＯＳトランジスタが用い
られても同様の効果を奏することができる。

【０１１３】［実施の形態７］図１９（Ａ）は、この発
明の実施の形態７の入力保護回路部分の平面レイアウト
を概略的に示す図であり、図１９（Ｂ）は、図１９
（Ａ）に示すラインＢ−Ｂ′に沿った断面構造を概略的
に示す図である。図１９（Ａ）において、外部電源電位
Ｖｃｃを第１のノード５０４を介して受ける不純物領域
５００と、この不純物領域５００と所定の間隔（約３μ
ｍ以下）をおいてこの不純物領域５００を取り囲むよう
に形成される不純物領域５０２とが設けられる。この不
純物領域５００は、高濃度不純物領域（拡散領域）また
は低濃度不純物領域（ウェル領域）のいずれでもよい。
以下の説明においては、不純物領域は、この高濃度不純
物領域（拡散領域）および低濃度不純物領域（ウェル領
域）両者を示すものとして用いる。

【０１１４】不純物領域５０２は、第２のノード５０６
を介して内部電源電位または接地電位であるバイアス電
位Ｖｂに固定される。

【０１１５】図１９（Ｂ）において、不純物領域５００
が、ｐ型半導体基板５１２の表面に形成される。この不
純物領域５００は、ｎ型の導電型を有する。この不純物
領域５００の両側に、フィールド絶縁膜５１０ａおよび
５１０ｂを間においてｎ型不純物領域５０２ａおよび５
０２ｂが形成される。この不純物領域５０２ａおよび５
０２ｂは連続的に形成されて、バイアス電位Ｖｂをそれ
ぞれノード５０６ａおよび５０６ｂを介して受ける。な
お、不純物領域５００がウェル領域で構成される場合、
第１のノード５０４に接続する部分は、高濃度不純物領
域（拡散領域）で形成される。また、不純物領域５０２
ａおよび５０２ｂが、ウェル領域で構成される場合、バ
イアス電位Ｖｂに接続される部分は、高濃度不純物領域
（拡散領域）で形成される。

【０１１６】この不純物領域５０２ａおよび５０２ｂの
外周に、ＬＯＣＯＳ膜５０９ａおよび５０９ｂが形成さ
れる。この図１９（Ａ）および（Ｂ）に示す構成におい
ても、第１のノード５０４において過渡高電圧サージが
発生した場合、フィールド絶縁膜５１０ａおよび５１０
ｂの下の領域を介して不純物領域５００と不純物領域５
０２ａおよび５０２ｂとの間にパンチスルー現象（不純
物領域５００と基板５１２との間の接合の降伏（ブレー
クスルー））が生じ、不純物領域５００と不純物領域５
０２ａおよび５０２ｂとが電気的に接続し、過渡高電圧
サージが、第２のノード５０６ａを介して吸収される。

【０１１７】この図１９（Ａ）および（Ｂ）に示す構成
の場合、何ら電源線および導電配線を互いに平行して配
設する必要はなく、半導体基板表面に形成された不純物
領域を用いて入力保護回路を形成することができる。ま
た不純物領域５００の外周に沿って、不純物領域５０２
が形成されるため、この過渡高電圧サージ電流が流れる
領域の幅を十分大きくとることができ、半導体基板表面
の、任意の領域において、小占有面積で大きなチャネル
幅を有するフィールドトランジスタを等価的に形成する
ことができ、応じて小占有面積でサージ耐性の高い入力
保護回路を実現することができる。

【０１１８】［変更例１］図２０は、この発明の実施の
形態７の変更例１の構成を示す図である。図２０におい
ては、断面構造のみが示される。図２０においては、不
純物領域５００の外周に沿って、フィールド絶縁膜５１
０ａおよび５１０ｂを間において、高濃度ｐ型不純物領
域５２２ａおよび５２２ｂが形成される。この高濃度ｐ
型不純物領域５２２ａおよび５２２ｂは、不純物領域５
００を取り囲むように形成され、したがってその平面レ
イアウトは図１９（Ａ）に示すものと同じとなる。他の
構成は、図１９（Ｂ）に示すものと同じであり、対応す
る部分には同一の参照番号を付す。

【０１１９】この図２０に示す構成の場合、不純物領域
５２２ａおよび５２２ｂは、ｐ型半導体基板５１２に電
気的に接続される。したがって、第１のノード５０４に
おいて過渡高電圧サージが発生した場合、この不純物領
域５００と不純物領域５２２ａおよび５２２ｂの間で接
合の降伏現象（またはパンチスルー）が生じて過渡高電
圧サージによる電流が不純物領域５００から半導体基板
５１２ならびに不純物領域５２２ａおよび５２２ｂへ流
れかつこれらの不純物領域５２２ａおよび５２２ｂから
半導体基板５１２へサージ電流が流れてこの基板５１２
によりサージ電流が吸収される。したがってこの場合に
おいても、半導体基板５１２は、大きな浮遊容量を有し
ており、この過渡高電圧サージを安定に吸収することが
できる。この半導体基板５１２は、接地電位または負電
位または内部電源電位の一定電位にバイアスされていて
もよい。

【０１２０】［変更例２］図２１（Ａ）は、実施の形態
７の変更例２の平面レイアウトを示し、図２１（Ｂ）
は、図２１（Ａ）のラインＢ−Ｂ′に沿った断面構造を
示す図である。図２１（Ａ）において、外部電源電位Ｖ
ｃｃを第１のノード５５１を介して受ける不純物領域５
５０の内側に、一定のバイアス電位Ｖｂを第１のノード
５５１を介して受ける不純物領域５５５が設けられる。
すなわち、この変更例２の構成においては、負電位また
は接地電位または内部電源電位または外部電源電位であ
るバイアス電位Ｖｂを受ける不純物領域５５５の外周に
沿って、狭い間隔をおいてこの不純物領域５５５を取り
囲むように、外部電源電位Ｖｃｃを受ける不純物領域５
５０が形成される。

【０１２１】図２１（Ｂ）において、不純物領域５５５
の外側に、フィールド絶縁膜５５７ａおよび５５７ｂを
間において、不純物領域５５０ａおよび５５０ｂが形成
される。不純物領域５５５と不純物領域５５０ａおよび
５５０ｂの導電型式は、同じであってもよく、また異な
っていてもよい。この変更例２の構成においても、第１
のノード５５１において過渡高電圧が発生した場合、パ
ンチスルー現象（または降伏現象）により、不純物領域
５５５および第２のノード５５６を介して過渡高電圧サ
ージが吸収される。したがって、先の実施の形態７およ
びその変更例１と同様の小占有面積でサージ耐性に優れ
た入力保護回路を実現することができる。

【０１２２】図２２は、この図２１（Ａ）の平面レイア
ウトを実現する部分の具体的構成を示す図である。図２
２において、不純物領域５５０は、外部電源電位Ｖｃｃ
を使用する回路部分が形成されるＶｃｃ使用回路形成領
域５５０ｃと、このＶｃｃ使用回路形成領域５５０ｃの
外部電源電位Ｖｃｃ印加領域（拡散領域またはウェル領
域）と電気的に接続される不純物領域５５０ｄにより、
不純物領域５５０が形成される。この不純物領域５５０
ｄには、内部回路要素は形成されていなくてもよい。さ
らに、Ｖｃｃ使用回路形成領域５５０ｃも、外部電源電
位Ｖｃｃ印加領域と電気的に接続されていればよく、し
たがって、不純物領域５５０ａは、拡散領域であっても
よく、またウェル領域であってもよい。この場合、不純
物領域５５５にはバイアス電位Ｖｂが印加され、この領
域において別の内部回路構成要素が形成されていてもよ
い。この場合、回路構成要素形成領域に沿って、入力保
護回路を形成することができて何ら占有面積を増加させ
ることなく、また、レイアウトの変更を生じることな
く、容易に十分なレイアウト面積を有する入力保護回路
を形成することができ、サージ耐性に優れた入力保護回
路を実現することができる。

【０１２３】以上のように、この実施の形態７に従え
ば、外部電源電位が印加される領域と、これと過渡高電
圧サージ吸収部に電気的に接続される領域とを設けか
つ、一方が他方を取り囲むように構成したため、少ない
占有面積でかつ電源配線の配設されていない領域におい
ても、容易に十分なレイアウト面積を有する入力保護回
路を形成することができ、サージ耐性に優れた入力保護
回路を実現することができる。

【０１２４】［実施の形態８］図２３（Ａ）は、この発
明の実施の形態８に従う半導体装置のチップレイアウト
を示す図であり、図２３（Ｂ）は、図２３（Ａ）のライ
ンＡ−Ａ′に沿った断面構造を概略的に示す図であり、
図２３（Ｃ）は、図２３（Ａ）のラインＢ−Ｂ′に沿っ
た断面構造を概略的に示す図である。

【０１２５】図２３（Ａ）において、半導体装置が形成
されるチップ６００外周に沿って、導電配線６０２が配
設される。この導電配線６０２は、後に説明するよう
に、このチップ６００の構成する半導体基板と電気的に
接続される。半導体基板は、基準電位発生手段からの基
準電位を受ける。この基準電位発生手段は、半導体基板
が、ｐ型基板の場合には、負電位Ｖｂｂを発生する負電
位発生回路かまたは、接地電位ＧＮＤを供給する接地線
である。

【０１２６】この導電配線６０２は、外部からの電源電
位が印加される電源パッド６０４に入力保護回路６０６
を介して結合される。この入力保護回路６０６の具体的
構成は、実施の形態１ないし７のいずれであってもよ
い。

【０１２７】図２３（Ｂ）において、半導体チップ６０
０を構成するｐ型半導体基板６０５の表面に、高濃度ｐ
型不純物領域６０６が形成される。この不純物領域６０
６は、コンタクト６０７を介して導電配線６０２に接続
される。不純物領域６０６は、半導体基板６０５と同じ
導電型であり、したがってこの不純物領域６０６と半導
体基板６０５とは電気的に接続される。したがって、導
電配線６０２は、この不純物領域６０６を介して半導体
基板６０５に電気的に接続される。

【０１２８】図２３（Ｃ）において、入力保護回路６０
６は、電源パッド６０４に接続される導電配線（第１の
ノード）６１９と、半導体基板６０５表面に形成され、
かつコンタクト６１７を介して導電配線６１９に接続さ
れる高濃度ｎ型不純物領域６１１と、この高濃度ｎ型不
純物領域６１１とコンタクト６１７との接触部の下部
に、この不純物領域６１１に接して形成される低濃度ｎ
型不純物領域（下部ウェル）６１２と、半導体基板６０
５表面に形成されかつコンタクト６１８を介して導電配
線６０２に接続される高濃度ｎ型不純物領域６１４を含
む。これらの不純物領域６１１および６１４、すなわち
フィールド領域６１１および６１４の間に、フィールド
絶縁膜６１６が形成される。フィールド領域６１１およ
び６１４の幅は、十分大きくかつ両者間の距離は十分小
さくされる。

【０１２９】導電配線６０２は、半導体基板６０５表面
に形成された高濃度ｐ型不純物領域６０６にコンタクト
６１９を介して接続される。このフィールド（不純物）
領域６１４と高濃度不純物領域６０６の間に、ＬＯＣＯ
Ｓ膜６１５が形成される。

【０１３０】チップ６００の外周に沿って配設される導
電配線６０２は、十分な長さおよび幅を有している。し
たがってこの導電配線６０２の浮遊容量は十分大きく、
ノード６１９において発生した過渡高電圧サージを、確
実に吸収することができる。また、この導電配線６０２
は、一定電位に固定された半導体基板６０５に不純物領
域６０６を介して接続されているため、この導電配線６
０２上に生じた電荷は、半導体基板６０５により吸収さ
れ、導電配線６０２の電位の変動は確実に防止すること
ができる。

【０１３１】なお、この実施の形態８において、フィー
ルド領域６１１は、高濃度不純物領域でなく、外部電源
電位Ｖｃｃが印加されるウェル領域であってもよい。ま
た、不純物領域６０６は、チップ外周部全体に沿って形
成される必要はなく、チップ６００の適当な箇所におい
て導電配線６０２と接続されていればよい。

【０１３２】この実施の形態８の構成に従えば、不純物
領域６１１および６１２の上部に両領域６１１および６
１２と平行して電源線または導電配線を配設する必要は
ない。過渡高電圧サージを瞬時に吸収することのできる
幅（図２３（Ｃ）の紙面垂直方向）を、不純物領域６１
１および６１４ならびに不純物領域６１４上に形成され
かつ導電配線６０２に接続される配線部分が有していれ
ばよい。何ら占有面積を増加せずチップ外周部の空き領
域において、外部電源電位が供給される領域近傍に入力
保護回路を配設することができ、小占有面積かつサージ
耐性に優れた入力保護回路を実現することができる。

【０１３３】［実施の形態９］図２４（Ａ）は、この発
明の実施の形態９の入力保護回路の平面レイアウトを示
し、図２４（Ｂ）は、図２４（Ａ）のラインＡ−Ａ′に
沿った断面構造を概略的に示す図である。図２４（Ａ）
において、高電圧導通機構は、外部の電源電位Ｖｃｃを
第１のノード７０１を介して受ける不純物領域７０２
と、この不純物領域７０２に隣接してかつ間をおいて配
置される不純物領域７０３とを含む。不純物領域７０２
は、外部電源電位Ｖｃｃを使用する回路要素が形成され
る領域の拡散領域またはウェル領域である。不純物領域
７０３は、内部電源電位Ｖｉｎｔ、接地電位などを使用
する回路要素の形成される拡散領域またはウェル領域で
ある。この不純物領域７０２および７０３の境界部に高
電圧印加時に導通する部分が形成される。

【０１３４】図２４（Ｂ）において、不純物領域７０２
は、高濃度ｎ型不純物領域で形成されかつコンタクト７
０５を介して外部電源電位Ｖｃｃを受ける第１のノード
となる導電配線７０１に接続される。この不純物領域７
０２下部に、低濃度ｎ型不純物領域で形成される下部ウ
ェル７０４が形成される。この下部ウェル７０４は、少
なくともコンタクト７０５と不純物領域７０２との接触
部下部に形成される。不純物領域７０３は、ｐ型半導体
基板７００表面に形成される低濃度ｎ型ウェル領域７０
６と、このウェル領域７０６表面に形成される高濃度ｎ
型不純物領域７０７を含む。高濃度不純物領域７０７
は、コンタクト７０８を介して、内部電源Ｖｉｎｔなど
の固定電位を伝達する導電配線７０９に接続される。不
純物領域７０２とウェル領域７０６の間は十分小さくさ
れ、過渡高電圧サージ発生時においてこの不純物領域７
０２とウェル領域７０６との間でパンチスルーが生じる
ようにされる。不純物領域７０２とウェル領域７０６の
間にＬＯＣＯＳ酸化膜７１０ｂが形成され、不純物領域
７０２および７０７外周部に沿ってＬＯＣＯＳ膜７１０
ａおよび７１０ｃが形成される。

【０１３５】ｎウェル領域７０６は、不純物領域７０７
と電気的に接続されており、導電線（第２のノード）７
０９を介して与えられる内部電源電位Ｖｉｎｔまたは接
地電位である固定電位に固定される。このウェル領域７
０６内に、内部電源電位Ｖｉｎｔなどの固定電位を使用
する回路が形成される。第１のノード７０１において過
渡高電圧サージが発生した場合、不純物領域７０２とウ
ェル領域７０６の間でパンチスルー現象が生じ、この過
渡高電圧サージは、不純物領域７０２からウェル領域７
０６へ流れ、次いで不純物領域７０７を介して第２のノ
ード７０９へ流れて、この第２のノード７０９に接続さ
れる固定電位発生手段により吸収される。したがってこ
の実施の形態９の構成においても、確実に過渡高電圧サ
ージを吸収することができる。また、外部電源配線およ
び内部電源配線などの電源電位を伝達する導電配線を互
いに平行して長距離にわたって配設する必要がなく、回
路レイアウトの自由度が増加する。また、不純物領域７
０２および７０３が長距離にわたって平行して配設され
ているため、この高電圧導通機構のチャネル幅（ライン
Ａ−Ａ′の直角方向）は十分大きくでき、応じてサージ
耐性に優れた入力保護回路を実現することができる。

【０１３６】図２５は、不純物領域７０２および７０３
に形成される回路構成要素の具体例を示す図である。図
２５において、第２のノード７２１に与えられる外部電
源電位Ｖｃｃを変換して内部電源電位Ｖｉｎｔを生成す
る内部降圧回路の形成領域７２０と、これと隣接して、
この内部電源電位Ｖｉｎｔを内部電源線７２３を介して
受けて動作するＶｉｎｔ使用回路の形成領域７２５とが
設けられる。内部降圧回路形成領域７２０においては、
先に図２において示したように、ドライブトランジスタ
は、ｐチャネルＭＯＳトランジスタで構成される。ま
た、比較回路１０５も、カレントミラー型回路の場合、
カレントミラー回路はｐチャネルＭＯＳトランジスタで
構成される。このようなｐチャネルＭＯＳトランジスタ
が外部電源電位Ｖｃｃを一方導通ノードに受けるため、
このｐチャネルＭＯＳトランジスタが形成されるｎ型ウ
ェル領域が、外部電源電位Ｖｃｃにバイアスされる。し
たがってこのウェル領域を図２４（Ａ）に示す不純物領
域７０２として用いる。内部電源電位Ｖｉｎｔ使用回路
は、これを内部電源電位Ｖｉｎｔを使用して動作する。
この場合、ｐチャネルＭＯＳトランジスタが形成される
領域が、同様、ｎ型ウェル領域である。このｎ型ウェル
領域は、したがって内部電源電位Ｖｉｎｔにバイアスさ
れる。これらのウェル領域を、図２４（Ａ）に示す不純
物領域７０２および７０３として使用することにより、
図２５において斜線部で示す高電圧導通機構を容易に実
現することができる。

【０１３７】なお、領域７２０が、データ出力回路形成
領域であり、また領域７２５は、内部読出データを増幅
してデータ出力回路へ与えるプリアンプなどの内部デー
タ読出回路の形成領域であってもよい。

【０１３８】以上のように、この実施の形態９に従え
ば、外部電源電位を使用する領域に隣接して内部電源電
位等の固定電位を使用する回路領域を配置し、これらの
境界領域を高電圧導通機構として利用したため、十分な
幅を有する高電圧導通機構を形成することができ、小占
有面積で、サージ耐性に優れた入力保護回路を実現する
ことができる。また、単に回路構成要素形成領域を利用
しているため、入力保護機構のための専用の領域を設け
る必要がなく、レイアウトが容易となる。

【０１３９】なお、実施の形態１ないし９において、不
純物領域の導電型を逆とすれば、外部電源電位に代えて
接地電位に対する負の高電圧サージを吸収する機構を実
現することができる。

【０１４０】

【発明の効果】以上のように、この発明に従えば、サー
ジ吸収のための高電圧導通機構として、固定電位伝達線
または回路形成領域を利用しているため、何ら入力保護
機構のための専用の領域を設ける必要がなく、小占有面
積でかつサージ耐性に優れた入力保護回路を実現するこ
とができる。

【図面の簡単な説明】

【図１】この発明の実施の形態１の半導体装置の全体
の構成を概略的に示す図である。

【図２】図１に示す内部降圧回路の構成の一例を示す
図である。

【図３】（Ａ）は、図１に示す高電圧導通機構の平面
レイアウトを示し、（Ｂ）は、（Ａ）のラインＡ−Ａ′
に沿った断面構造を概略的に示す図である。

【図４】（Ａ）は、実施の形態２の平面レイアウトを
示し、（Ｂ）は、（Ａ）のラインＡ−Ａ′に沿った断面
構造を概略的に示す図である。

【図５】この発明の実施の形態２の変更例１の構成を
示す図である。

【図６】この発明の実施の形態２の変更例２の構成を
示す図である。

【図７】（Ａ）は、この発明の実施の形態３の入力保
護回路の平面レイアウトを示し、（Ｂ）は、（Ａ）のラ
インＡ−Ａ′に沿った断面構造を概略的に示す図であ
る。

【図８】この発明の実施の形態３の変更例１の構成を
概略的に示す図である。

【図９】この発明の実施の形態３の変更例２の構成を
概略的に示す図である。

【図１０】この発明の実施の形態３の変更例３の構成
を概略的に示す図である。

【図１１】（Ａ）は、この発明の実施の形態４に従う
半導体記憶装置の全体の構成を概略的に示し、（Ｂ）
は、（Ａ）に示す配置における電源線のレイアウトを示
す図である。

【図１２】この発明の実施の形態３に従う入力保護回
路の構成を具体的に示す図である。

【図１３】図１２に示す高電圧導通機構の平面レイア
ウトおよび断面構造を概略的に示す図である。

【図１４】この発明の実施の形態３の変更例の構成を
示す図である。

【図１５】（Ａ）は、この発明の実施の形態４に従う
入力保護回路の平面レイアウトを示し、（Ｂ）は、
（Ａ）のラインＡ−Ａ′に沿った断面構造を概略的に示
す図である。

【図１６】この発明の実施の形態５の変更例の構成を
概略的に示す図である。

【図１７】（Ａ）は、この発明の実施の形態６に従う
入力保護回路の平面レイアウトを概略的に示し、（Ｂ）
は、（Ａ）のラインＡ−Ａ′に沿った断面構造を概略的
に示す図である。

【図１８】この発明の実施の形態６の変更例の構成を
概略的に示す図である。

【図１９】（Ａ）は、この発明の実施の形態７の入力
保護回路の平面レイアウトを示し、（Ｂ）は、（Ａ）の
ラインＢ−Ｂ′に沿った断面構造を概略的に示す図であ
る。

【図２０】この発明の実施の形態７の変更例１の構成
を概略的に示す図である。

【図２１】（Ａ）は、この発明の実施の形態７の変更
例１の平面レイアウトを示し、（Ｂ）は、（Ａ）のライ
ンＢ−Ｂ′に沿った断面構造を概略的に示す図である。

【図２２】この発明の実施の形態７の変更例２の構成
を概略的に示す図である。

【図２３】（Ａ）は、この発明の実施の形態８に従う
入力保護回路のチップレイアウトを示し、（Ｂ）は、
（Ａ）のラインＡ−Ａ′に沿った断面構造を示し、
（Ｃ）は、ラインＢ−Ｂ′に沿った断面構造を概略的に
示す図である。

【図２４】（Ａ）は、この発明の実施の形態９に従う
入力保護回路の平面レイアウトを示し、（Ｂ）は、
（Ａ）のラインＡ−Ａ′に沿った断面構造を概略的に示
す図である。

【図２５】図２４に示される不純物領域が形成される
回路の具体例を示す図である。

【図２６】（Ａ）は、従来の入力保護回路の平面レイ
アウトを示し、（Ｂ）は、（Ａ）のラインＡ−Ａ′に沿
った断面構造を概略的に示す図である。

【図２７】従来の外部電源線と内部電源線のレイアウ
トを概略的に示す図である。

【図２８】従来の半導体記憶装置における電源線のレ
イアウトを概略的に示す図である。

【符号の説明】

１０１外部電源端子、１０２外部電源線、１０５
内部降圧回路、１０６内部電源線、１１０高電圧導通
機構、１２０，１２２フィールド領域、１２６ゲー
ト電極層、１２４フィールド絶縁膜、１４２，１４４
フィールド領域（不純物領域）、１４５，１４６下
部ウェル、１１２半導体基板、１４７ゲート電極
層、１５２，１５４フィールド領域（不純物領域）、
１５５，１５６下部ウェル、１１４半導体基板、１
１６ウェル領域、２０１外部電源端子、２０２デ
ータ出力用電源端子、２１５データ入出力回路、２２
２内部回路用電源線、２２４データ出力用電源線、２
２５入力保護回路、２３２，２３４フィールド領
域、２６０センス活性化回路、３０２外部電源線、
３０４導電配線、３１２，３１４フィールド領域、
３０４半導体基板、３１７フィールド絶縁膜、４０
２外部電源線、４０４導電配線、４１２，４１４
フィールド領域、４２０ウェル領域、４１５下部ウ
ェル、４２２半導体基板、４２３下部ウェル、５００
外部電源電位印加領域、５０２固定電位印加領域、５
００，５０２ａ，５０２ｂ不純物領域、５１０ａ，５
１０ｂフィールド絶縁膜、５１２半導体基板、５２
２ａ，５２２ｂ不純物領域、５５０外部電源電位印
加領域、５５５固定電位印加領域、５５０ｃ、外部電
源電位使用回路形成領域、５５０ｄ不純物領域、６０
０半導体チップ、６０１高電圧導通機構、６０２
導電配線、６０５半導体基板、６０６不純物領域、
６１１，６１４不純物領域、６１２下部ウェル、７
０２外部電源電位印加領域、７０３固定電位印加領
域、７０６ウェル領域、７００半導体基板、７２０
内部降圧回路形成領域、７２５内部電源電位使用回
路形成領域。

Claims

【特許請求の範囲】

【請求項１】外部から供給される電源電位を受けて内
部へ伝達するための外部電源ノード、前記外部電源ノードから供給される外部電源電位を変換
して内部電源ノード上に内部電源電位を発生する内部電
源電位発生手段、および前記外部電源ノードに結合され
る第１のノードと、前記内部電源ノードに結合される第
２のノードとを有し、前記第１のノードへの前記外部電
源電位の通常時の電圧よりも高い電圧の印加時に導通し
て前記第１のノードと前記第２のノードとを電気的に接
続する高電圧導通機構を備える、半導体装置の入力保護
回路。
【請求項２】外部から各々に電源電位が印加される複
数の外部電源供給パッド、および前記複数の外部電源供
給パッドのうちの第１のパッドに結合される第１のノー
ドと、前記複数の外部電源供給パッドのうちの前記第１
のパッドと異なる第２のパッドに結合される第２のノー
ドとを有し、前記第１のノードへの前記外部電源電位の
通常時の電圧よりも高い電圧の印加時に導通し、前記第
１のノードと前記第２のノードとを電気的に結合する高
電圧導通機構を備える、半導体装置の入力保護回路。
【請求項３】前記高電圧導通機構は、半導体基板領域表面上に形成されかつ前記第１のノード
に接続される第１の不純物領域と、前記半導体基板領域表面上に前記第１の不純物領域と隣
接してかつ間をおいて配置され、かつさらに前記第２の
ノードに電気的に接続される第２の不純物領域とを備え
る、請求項１または２記載の半導体装置の入力保護回
路。
【請求項４】前記高電圧導通機構は、さらに、前記第１および第２の不純物領域の間に形成される素子
分離用のフィールド絶縁膜を備える、請求項３記載の半
導体装置の入力保護回路。
【請求項５】前記高電圧導通機構は、さらに、前記第１および第２の不純物領域の間の前記半導体基板
領域上に絶縁膜を介して形成されかつ前記第１および第
２のノードの一方に接続されるゲート電極層を備える、
請求項３記載の半導体装置の入力保護回路。
【請求項６】前記高電圧導通機構は、さらに、前記第１のノードと前記第１の不純物領域との間に設け
られ、前記第１のノードと前記第１の不純物領域とを電
気的に接続する導電配線と、前記第１の不純物領域内部にかつ前記第１の不純物領域
と接してかつさらに少なくとも前記第１の不純物領域と
前記導電配線とのコンタクト部下部の領域に形成され
る、前記第１の不純物領域よりも不純物濃度の低いかつ
前記第１の不純物領域と同一導電型を有する島状不純物
領域を備える、請求項３記載の半導体装置の入力保護回
路。
【請求項７】前記第１および第２の不純物領域は、第
１導電型を有しかつ前記半導体基板領域は前記第１導電
型と異なる第２導電型を有する、請求項３記載の半導体
装置の入力保護回路。
【請求項８】前記第１の不純物領域は第１導電型を有
しかつ前記第２の不純物領域および前記半導体基板領域
は前記第１導電型と異なる第２の導電型を有する、請求
項３記載の半導体装置の入力保護回路。
【請求項９】前記第１のパッドに与えられる外部電源
電位を一方動作電源電圧として動作し、外部へデータを
出力するデータ出力回路をさらに備える、請求項２記載
の半導体装置の入力保護回路。
【請求項１０】各々がデータを記憶する複数のメモリ
セル、活性化時前記複数のメモリセルのうちの選択されたメモ
リセルの記憶データを検知し増幅するセンスアンプ、お
よびセンス活性化信号に応答して、前記第１のパッドへ
印加された外部電源電位を前記センスアンプへ伝達する
センス活性化手段をさらに備える、請求項２記載の半導
体装置の入力保護回路。
【請求項１１】前記第２のパッドに与えられる外部電
源電位を一方動作電源電位として動作し、外部へデータ
を出力するデータ出力回路をさらに備える、請求項２記
載の半導体装置の入力保護回路。
【請求項１２】各々がデータを記憶する複数のメモリ
セル、活性化時、前記複数のメモリセルの選択されたメモリセ
ルの記憶データを検知し増幅するセンスアンプ、および
センス活性化信号に応答して、前記第２のパッドへ印加
された外部電源電位を前記センスアンプへ伝達するセン
ス活性化手段をさらに備える、請求項２記載の半導体装
置の入力保護回路。
【請求項１３】外部電源電位が供給される外部電源パ
ッド、前記外部電源パッドに接続される第１のノードと、半導
体基板に接続される第２のノードとを有し、前記第１の
ノードへの前記外部電源電位の通常時の電位よりも高い
電位の印加時に導通して前記第１および第２のノードを
電気的に接続する高電圧導通手段を備える、半導体装置
の入力保護回路。
【請求項１４】前記高電圧導通手段は、前記半導体基板表面に形成されかつ前記第２のノードに
接続される前記基板と異なる導電型の第１の不純物領域
と、前記第１の不純物領域と隣接してかつ離れて配置され
る、前記基板と同一の導電型の第２の不純物領域とを備
える、請求項１３記載の半導体装置の入力保護回路。
【請求項１５】前記高電圧導通手段は、前記第１のノードと前記第２のノードに接続される半導
体基板との間に形成される異なる導電型領域で形成され
る接合面を複数個有する、請求項１３記載の半導体装置
の入力保護回路。
【請求項１６】前記高電圧導通手段は、前記第１のノードに接続される、第１導電型の第１の不
純物領域と、前記第１の不純物領域の下部に接して形成される、前記
第１の不純物領域よりも低不純物濃度の第１導電型の第
２の不純物領域と、前記第１および第２の不純物領域下部に前記第１および
第２の不純物領域を囲むように前記半導体基板上に形成
される第２導電型の第３の不純物領域を備え、前記半導
体基板は第１導電型を有する、請求項１３記載の半導体
装置の入力保護回路。
【請求項１７】前記高電圧導通手段は、前記第１のノードに接続されかつ前記外部電源電位を使
用する回路素子が形成される第１の基板領域と、前記基板領域と平面レイアウトにおいて隣接しかつ間を
おいて配置される、前記第２のノードに接続される拡散
領域とを備える、請求項１記載の半導体装置の入力保護
回路。
【請求項１８】前記基板領域に形成される回路素子
は、前記内部電源電圧を生成する内部電源電位発生手段
を含み、前記拡散領域は前記内部電源電位を利用する内部回路が
形成される領域と電気的に接続される、請求項１７記載
の半導体装置の入力保護回路。
【請求項１９】前記拡散領域は前記基板領域を取り囲
むように形成される、請求項１７または１８記載の半導
体装置の入力保護回路。
【請求項２０】前記拡散領域は、前記基板領域内に形
成される、請求項１７または１８記載の半導体装置の入
力保護回路。
【請求項２１】半導体チップ上に形成される半導体装
置の入力保護回路であって、外部から与えられる電源電位を受ける外部電源パッド、前記外部電源パッドに結合される第１のノードと、前記
半導体チップを構成する、接地電位と異なる電位にバイ
アスされる半導体基板に接続される第２のノードとを有
し、前記第１のノードへの前記外部電源電位の通常時の
電位レベルよりも高い電圧印加時に導通して前記第１お
よび第２のノードを電気的に接続する高電圧導通手段を
備える、半導体装置の入力保護回路。
【請求項２２】半導体チップ上に形成される半導体装
置の入力保護回路であって、外部から与えられる電源電位を受けて内部へ供給する外
部電源パッド、前記半導体チップ外周に沿って前記チップ上に配置され
かつ前記半導体チップを構成する基板に電気的に接続さ
れる導電配線、および前記外部電源パッドに接続される
第１のノードと、前記導電配線に接続される第２のノー
ドとを有し、前記第１のノードへの前記外部電源電位の
通常時の電位レベルよりも高い電位印加時に導通して前
記第１のノードと前記第２のノードとを電気的に接続す
る高電圧導通手段を備える、半導体装置の入力保護回
路。