JPH09160834A - フラッシュメモリを用いた計算機 - Google Patents
フラッシュメモリを用いた計算機Info
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- JPH09160834A JPH09160834A JP31451995A JP31451995A JPH09160834A JP H09160834 A JPH09160834 A JP H09160834A JP 31451995 A JP31451995 A JP 31451995A JP 31451995 A JP31451995 A JP 31451995A JP H09160834 A JPH09160834 A JP H09160834A
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Abstract
(57)【要約】
【課題】 フラッシュメモリ２に格納された動作プログ
ラムにデータビット化けが発生した時は、ＣＰＵ１が暴
走し動作不良となる課題があった。 【解決手段】 ２つのフラッシュメモリ２ａ，２ｂにＣ
ＰＵ１の同じ動作プログラムをそれぞれ格納し、それら
２つのフラッシュメモリ２ａ，２ｂからＣＰＵ１の指令
に応じて読み取られた２つの動作プログラムのデータの
論理積を論理積回路６によって取り、その論理積結果を
実行される動作プログラムとする。
ラムにデータビット化けが発生した時は、ＣＰＵ１が暴
走し動作不良となる課題があった。 【解決手段】 ２つのフラッシュメモリ２ａ，２ｂにＣ
ＰＵ１の同じ動作プログラムをそれぞれ格納し、それら
２つのフラッシュメモリ２ａ，２ｂからＣＰＵ１の指令
に応じて読み取られた２つの動作プログラムのデータの
論理積を論理積回路６によって取り、その論理積結果を
実行される動作プログラムとする。
Description
【０００１】
【発明の属する技術分野】この発明は、フラッシュメモ
リに格納された中央処理装置の動作プログラムのデータ
ビット化けを検出するフラッシュメモリを用いた計算機
に関するものである。
リに格納された中央処理装置の動作プログラムのデータ
ビット化けを検出するフラッシュメモリを用いた計算機
に関するものである。
【０００２】
【従来の技術】図８は例えば特開平６−１９９３９号公
報に示された従来のフラッシュメモリを用いた計算機の
構成図であり、図において、１は計算機全体を統括する
中央処理装置（以下、ＣＰＵと言う）、２はＣＰＵ１の
動作プログラムが格納された一括電気消去および書込み
可能なフラッシュメモリである。３はそのフラッシュメ
モリ２に上記動作プログラムを書込む書込み回路、４は
上記動作プログラムを実行するために設けられた書込み
可能メモリ（以下、ＲＡＭと言う）、５ａ，５ｂは外部
記憶装置などの周辺装置を制御する周辺装置制御部であ
る。
報に示された従来のフラッシュメモリを用いた計算機の
構成図であり、図において、１は計算機全体を統括する
中央処理装置（以下、ＣＰＵと言う）、２はＣＰＵ１の
動作プログラムが格納された一括電気消去および書込み
可能なフラッシュメモリである。３はそのフラッシュメ
モリ２に上記動作プログラムを書込む書込み回路、４は
上記動作プログラムを実行するために設けられた書込み
可能メモリ（以下、ＲＡＭと言う）、５ａ，５ｂは外部
記憶装置などの周辺装置を制御する周辺装置制御部であ
る。
【０００３】次に動作について説明する。一般に計算機
はＣＰＵと、そのＣＰＵの動作プログラムを格納するメ
モリを内蔵している。以前は動作プログラムを格納する
メモリとして電気消去ができない読み込み専用メモリ
（以下、ＲＯＭと言う）が用いられていたが、ＲＯＭは
一度動作プログラムを格納すると、動作プログラムの入
替えに伴い、ＲＯＭ自体を交換する必要があった。そこ
で、動作プログラムを格納するメモリとして一括電気消
去および書込み可能なフラッシュメモリ２が用いられる
ことが多くなっている。書込み回路３はフラッシュメモ
リ２の書込み用端子に電圧を加え、書込み可能とするた
めの回路である。
はＣＰＵと、そのＣＰＵの動作プログラムを格納するメ
モリを内蔵している。以前は動作プログラムを格納する
メモリとして電気消去ができない読み込み専用メモリ
（以下、ＲＯＭと言う）が用いられていたが、ＲＯＭは
一度動作プログラムを格納すると、動作プログラムの入
替えに伴い、ＲＯＭ自体を交換する必要があった。そこ
で、動作プログラムを格納するメモリとして一括電気消
去および書込み可能なフラッシュメモリ２が用いられる
ことが多くなっている。書込み回路３はフラッシュメモ
リ２の書込み用端子に電圧を加え、書込み可能とするた
めの回路である。
【０００４】
【発明が解決しようとする課題】従来のフラッシュメモ
リを用いた計算機は以上のように構成されているので、
ＣＰＵ１の動作プログラムを格納するメモリとしてフラ
ッシュメモリ２を用いることが多い。ところが、最近フ
ラッシュメモリ２には書込んだデータ‘０’が自然に
‘１’に揮発するデータビット化け現象が一定確率で発
生することが報告されている。フラッシュメモリ２に格
納された動作プログラムにデータビット化けが発生した
時は、ＣＰＵ１が暴走し、動作不良になるという課題が
あった。また、フラッシュメモリ２のデータビット化け
が発生した時の対策として、誤り訂正回路を用いること
ができるが、回路が高価なので計算機が高価になってし
まうという課題があった。
リを用いた計算機は以上のように構成されているので、
ＣＰＵ１の動作プログラムを格納するメモリとしてフラ
ッシュメモリ２を用いることが多い。ところが、最近フ
ラッシュメモリ２には書込んだデータ‘０’が自然に
‘１’に揮発するデータビット化け現象が一定確率で発
生することが報告されている。フラッシュメモリ２に格
納された動作プログラムにデータビット化けが発生した
時は、ＣＰＵ１が暴走し、動作不良になるという課題が
あった。また、フラッシュメモリ２のデータビット化け
が発生した時の対策として、誤り訂正回路を用いること
ができるが、回路が高価なので計算機が高価になってし
まうという課題があった。
【０００５】さらに、フラッシュメモリ２のデータビッ
ト化けが発生したことを容易に知る手段が無いため、フ
ラッシュメモリ２のデータビット化けにより動作不良と
なった時に、正常動作への復旧作業に多大な時間を要
し、フラッシュメモリ２のデータビット化けが発生した
ことが判明しても、フラッシュメモリ２のデータビット
化けを修正する手段として、人手により正しい動作プロ
グラムを再びフラッシュメモリ２に格納しなければなら
ないため、動作プログラムを格納する作業に多大な時間
を要するなどの課題があった。
ト化けが発生したことを容易に知る手段が無いため、フ
ラッシュメモリ２のデータビット化けにより動作不良と
なった時に、正常動作への復旧作業に多大な時間を要
し、フラッシュメモリ２のデータビット化けが発生した
ことが判明しても、フラッシュメモリ２のデータビット
化けを修正する手段として、人手により正しい動作プロ
グラムを再びフラッシュメモリ２に格納しなければなら
ないため、動作プログラムを格納する作業に多大な時間
を要するなどの課題があった。
【０００６】さらに、フラッシュメモリ２は消去，書込
みの回数および環境条件により劣化し、書込んだデータ
が自然に揮発するデータビット化け現象の発生確率が増
加するが、劣化を知る手段が無いため、フラッシュメモ
リ２のデータビット化けによる動作不良を未然に防ぐこ
とが難しいなどの課題もあった。
みの回数および環境条件により劣化し、書込んだデータ
が自然に揮発するデータビット化け現象の発生確率が増
加するが、劣化を知る手段が無いため、フラッシュメモ
リ２のデータビット化けによる動作不良を未然に防ぐこ
とが難しいなどの課題もあった。
【０００７】この発明は上記のような課題を解決するた
めになされたもので、フラッシュメモリのデータビット
化け現象があっても、動作プログラム実行時の信頼性を
安価な手段によって向上させるフラッシュメモリを用い
た計算機を得ることを目的とする。
めになされたもので、フラッシュメモリのデータビット
化け現象があっても、動作プログラム実行時の信頼性を
安価な手段によって向上させるフラッシュメモリを用い
た計算機を得ることを目的とする。
【０００８】
【課題を解決するための手段】請求項１記載の発明に係
るフラッシュメモリを用いた計算機は、２つのフラッシ
ュメモリに中央処理装置の同じ動作プログラムをそれぞ
れ格納し、それら２つのフラッシュメモリから中央処理
装置の指令に応じて読み取られた２つの動作プログラム
のデータの論理積を論理積回路によって取り、その論理
積結果を実行される動作プログラムとするものである。
るフラッシュメモリを用いた計算機は、２つのフラッシ
ュメモリに中央処理装置の同じ動作プログラムをそれぞ
れ格納し、それら２つのフラッシュメモリから中央処理
装置の指令に応じて読み取られた２つの動作プログラム
のデータの論理積を論理積回路によって取り、その論理
積結果を実行される動作プログラムとするものである。
【０００９】請求項２記載の発明に係るフラッシュメモ
リを用いた計算機は、２つのフラッシュメモリに中央処
理装置の同じ動作プログラムをそれぞれ格納し、それら
２つのフラッシュメモリから中央処理装置の指令に応じ
て読み取られた２つの動作プログラムのデータの排他的
論理和を排他的論理和回路によって取り、その排他的論
理和結果がデータの異なりを検出した場合に、上記動作
プログラムのそのデータが格納されているアドレスを記
録回路に記録するものである。
リを用いた計算機は、２つのフラッシュメモリに中央処
理装置の同じ動作プログラムをそれぞれ格納し、それら
２つのフラッシュメモリから中央処理装置の指令に応じ
て読み取られた２つの動作プログラムのデータの排他的
論理和を排他的論理和回路によって取り、その排他的論
理和結果がデータの異なりを検出した場合に、上記動作
プログラムのそのデータが格納されているアドレスを記
録回路に記録するものである。
【００１０】請求項３記載の発明に係るフラッシュメモ
リを用いた計算機は、中央処理装置によって、処理の空
き時間に記録回路に記録されたアドレスを読み込み、２
つのフラッシュメモリの動作プログラムのそのアドレス
に格納されたデータのうち誤っているデータを修正する
ように書込み回路に指令するものである。
リを用いた計算機は、中央処理装置によって、処理の空
き時間に記録回路に記録されたアドレスを読み込み、２
つのフラッシュメモリの動作プログラムのそのアドレス
に格納されたデータのうち誤っているデータを修正する
ように書込み回路に指令するものである。
【００１１】請求項４記載の発明に係るフラッシュメモ
リを用いた計算機は、２つのフラッシュメモリに中央処
理装置の同じ動作プログラムをそれぞれ格納し、それら
２つのフラッシュメモリから中央処理装置の指令に応じ
て読み取られた２つの動作プログラムのデータの排他的
論理和を排他的論理和回路によって取り、その排他的論
理和結果がデータの異なりを検出した回数を計数回路に
よって計数し、その計数値が所定値に達した場合に上記
中央処理装置に割り込み処理をさせ上記フラッシュメモ
リの劣化を通告するものである。
リを用いた計算機は、２つのフラッシュメモリに中央処
理装置の同じ動作プログラムをそれぞれ格納し、それら
２つのフラッシュメモリから中央処理装置の指令に応じ
て読み取られた２つの動作プログラムのデータの排他的
論理和を排他的論理和回路によって取り、その排他的論
理和結果がデータの異なりを検出した回数を計数回路に
よって計数し、その計数値が所定値に達した場合に上記
中央処理装置に割り込み処理をさせ上記フラッシュメモ
リの劣化を通告するものである。
【００１２】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１によるフ
ラッシュメモリを用いた計算機を示す構成図である。図
において、１は計算機全体を統括するＣＰＵ（中央処理
装置）、２ａ，２ｂはＣＰＵ１の同じ動作プログラムが
格納された一括電気消去および書込み可能な２つのフラ
ッシュメモリである。３ａ，３ｂはそれらフラッシュメ
モリ２ａ，２ｂに上記動作プログラムを書込む書込み回
路、４は上記動作プログラムを実行するために設けられ
たＲＡＭ（書込み可能メモリ）、５ａ，５ｂは外部記憶
装置などの周辺装置を制御する周辺装置制御部である。
６は２つのフラッシュメモリ２ａ，２ｂからＣＰＵ１の
指令に応じて読み取られた２つの動作プログラムのデー
タの論理積を取り、その論理積結果を実行される動作プ
ログラムとする論理積回路である。７はＣＰＵ１の上記
指令に応じて論理積回路６を入力状態に切替える制御回
路である。
説明する。 実施の形態１．図１はこの発明の実施の形態１によるフ
ラッシュメモリを用いた計算機を示す構成図である。図
において、１は計算機全体を統括するＣＰＵ（中央処理
装置）、２ａ，２ｂはＣＰＵ１の同じ動作プログラムが
格納された一括電気消去および書込み可能な２つのフラ
ッシュメモリである。３ａ，３ｂはそれらフラッシュメ
モリ２ａ，２ｂに上記動作プログラムを書込む書込み回
路、４は上記動作プログラムを実行するために設けられ
たＲＡＭ（書込み可能メモリ）、５ａ，５ｂは外部記憶
装置などの周辺装置を制御する周辺装置制御部である。
６は２つのフラッシュメモリ２ａ，２ｂからＣＰＵ１の
指令に応じて読み取られた２つの動作プログラムのデー
タの論理積を取り、その論理積結果を実行される動作プ
ログラムとする論理積回路である。７はＣＰＵ１の上記
指令に応じて論理積回路６を入力状態に切替える制御回
路である。
【００１３】また、図２は２つのフラッシュメモリ２
ａ，２ｂのうち１つのフラッシュメモリにデータビット
化けが発生した時に、２つのフラッシュメモリ２ａ，２
ｂから読み取られるデータと本来期待されるデータの真
理図である。
ａ，２ｂのうち１つのフラッシュメモリにデータビット
化けが発生した時に、２つのフラッシュメモリ２ａ，２
ｂから読み取られるデータと本来期待されるデータの真
理図である。
【００１４】次に動作について説明する。フラッシュメ
モリ２ａ，２ｂは書込み前は全てのビットが‘１’であ
り、書込みは必要箇所に‘０’を書込むことで行われ
る。ところが、最近フラッシュメモリには書込んだデー
タ‘０’が自然に‘１’に揮発するデータビット化け現
象が一定確率で発生することが報告されている。データ
ビット化け現象は必ず‘０’→‘１’の変化で起こる。
図２において、フラッシュメモリ２ａのデータ化け
‘０’→‘１’が発生した時、フラッシュメモリ２ｂの
データは‘０’であり、フラッシュメモリ２ａからの読
出しデータ‘１’とフラッシュメモリ２ｂからの読出し
データ‘０’の積は‘０’であり、正しい期待されるデ
ータと一致する。また、フラッシュメモリ２ｂのデータ
化け‘０’→‘１’が発生した時、フラッシュメモリ２
ａのデータは‘０’であり、フラッシュメモリ２ａから
の読出しデータ‘０’とフラッシュメモリ２ｂからの読
出しデータ‘１’の積は‘０’であり、正しい期待され
るデータと一致する。
モリ２ａ，２ｂは書込み前は全てのビットが‘１’であ
り、書込みは必要箇所に‘０’を書込むことで行われ
る。ところが、最近フラッシュメモリには書込んだデー
タ‘０’が自然に‘１’に揮発するデータビット化け現
象が一定確率で発生することが報告されている。データ
ビット化け現象は必ず‘０’→‘１’の変化で起こる。
図２において、フラッシュメモリ２ａのデータ化け
‘０’→‘１’が発生した時、フラッシュメモリ２ｂの
データは‘０’であり、フラッシュメモリ２ａからの読
出しデータ‘１’とフラッシュメモリ２ｂからの読出し
データ‘０’の積は‘０’であり、正しい期待されるデ
ータと一致する。また、フラッシュメモリ２ｂのデータ
化け‘０’→‘１’が発生した時、フラッシュメモリ２
ａのデータは‘０’であり、フラッシュメモリ２ａから
の読出しデータ‘０’とフラッシュメモリ２ｂからの読
出しデータ‘１’の積は‘０’であり、正しい期待され
るデータと一致する。
【００１５】以上のように、この実施の形態１によれ
ば、フラッシュメモリ２ａとフラッシュメモリ２ｂには
予め同じデータを書込んでおき、ＣＰＵ１がフラッシュ
メモリ２ａからデータを読み取る時に、フラッシュメモ
リ２ｂから同時にデータを読み取り、２つのフラッシュ
メモリ２ａ，２ｂからの読み取りデータの積を論理積回
路６にて取ることによって、読み取りデータからフラッ
シュメモリ２ａまたは２ｂが有するデータビット化け現
象を取り除き、動作プログラム実行時の信頼性を向上す
ることができる効果がある。
ば、フラッシュメモリ２ａとフラッシュメモリ２ｂには
予め同じデータを書込んでおき、ＣＰＵ１がフラッシュ
メモリ２ａからデータを読み取る時に、フラッシュメモ
リ２ｂから同時にデータを読み取り、２つのフラッシュ
メモリ２ａ，２ｂからの読み取りデータの積を論理積回
路６にて取ることによって、読み取りデータからフラッ
シュメモリ２ａまたは２ｂが有するデータビット化け現
象を取り除き、動作プログラム実行時の信頼性を向上す
ることができる効果がある。
【００１６】実施の形態２．図３はこの発明の実施の形
態２によるフラッシュメモリを用いた計算機を示す構成
図である。図において、８は２つのフラッシュメモリ２
ａ，２ｂからＣＰＵ１の指令に応じて読み取られた２つ
の動作プログラムのデータの排他的論理和を取りデータ
の異なりを検出する排他的論理和回路、９はその排他的
論理和結果がデータの異なりを検出した場合に、上記動
作プログラムのそのデータが格納されているアドレスを
記録する記録回路、１０はＣＰＵ１の処理の空き時間
に、ＣＰＵ１の指令によって選択され、回路をオン状態
にする選択回路である。なお、この実施の形態２におい
てＣＰＵ１は、処理の空き時間に記録回路９に記録され
たアドレスを読み込み、２つのフラッシュメモリ２ａ，
２ｂの動作プログラムのそのアドレスに格納されたデー
タのうち誤っているデータを修正するように書込み回路
３ａ，３ｂに指令するものである。その他の構成につい
ては、図１に示した実施の形態１の構成と同様であるの
で、重複する説明を省略する。
態２によるフラッシュメモリを用いた計算機を示す構成
図である。図において、８は２つのフラッシュメモリ２
ａ，２ｂからＣＰＵ１の指令に応じて読み取られた２つ
の動作プログラムのデータの排他的論理和を取りデータ
の異なりを検出する排他的論理和回路、９はその排他的
論理和結果がデータの異なりを検出した場合に、上記動
作プログラムのそのデータが格納されているアドレスを
記録する記録回路、１０はＣＰＵ１の処理の空き時間
に、ＣＰＵ１の指令によって選択され、回路をオン状態
にする選択回路である。なお、この実施の形態２におい
てＣＰＵ１は、処理の空き時間に記録回路９に記録され
たアドレスを読み込み、２つのフラッシュメモリ２ａ，
２ｂの動作プログラムのそのアドレスに格納されたデー
タのうち誤っているデータを修正するように書込み回路
３ａ，３ｂに指令するものである。その他の構成につい
ては、図１に示した実施の形態１の構成と同様であるの
で、重複する説明を省略する。
【００１７】また、図４はデータビット化け発生時のデ
ータビット化け発生の検出とアドレス記録とデータ修正
の手順を示すフローチャート、図５は２つのフラッシュ
メモリのうち１つのフラッシュメモリにデータビット化
けが発生した時に、２つのフラッシュメモリから読み取
られるデータと修正されたデータを示す真理図である。
ータビット化け発生の検出とアドレス記録とデータ修正
の手順を示すフローチャート、図５は２つのフラッシュ
メモリのうち１つのフラッシュメモリにデータビット化
けが発生した時に、２つのフラッシュメモリから読み取
られるデータと修正されたデータを示す真理図である。
【００１８】次に動作について説明する。図４におい
て、データビット化け発生（ステップＳＴ１）の後、Ｃ
ＰＵ１よりデータビット化けの箇所のデータの読み取り
（ステップＳＴ２）が発生した時に、２つのフラッシュ
メモリ２ａ，２ｂからの読み取りデータの排他的論理和
を排他的論理和回路８によって取り（ステップＳＴ
３）、一致していれば通常動作（ステップＳＴ４）に復
帰する。不一致であれば不一致となった箇所のアドレス
を記録回路９に記録する（ステップＳＴ５）。
て、データビット化け発生（ステップＳＴ１）の後、Ｃ
ＰＵ１よりデータビット化けの箇所のデータの読み取り
（ステップＳＴ２）が発生した時に、２つのフラッシュ
メモリ２ａ，２ｂからの読み取りデータの排他的論理和
を排他的論理和回路８によって取り（ステップＳＴ
３）、一致していれば通常動作（ステップＳＴ４）に復
帰する。不一致であれば不一致となった箇所のアドレス
を記録回路９に記録する（ステップＳＴ５）。
【００１９】また、ＣＰＵ１は処理の空き時間に、記録
回路９に記録されたアドレスを選択回路１０を通して読
み出し、さらに、そのアドレスに格納された２つのフラ
ッシュメモリ２ａ，２ｂのデータを読み取り、２つのフ
ラッシュメモリ２ａ，２ｂのデータが異なるビットを、
書込み回路３ａ，３ｂへの指令に基づいて、確実に
‘０’に修正することによって（ステップＳＴ６）、複
雑な計算を実行しなくても容易にデータビットの修正が
でき、フラッシュメモリ２ａ，２ｂへ正しいプログラム
を再び格納する時間を省くことができる。
回路９に記録されたアドレスを選択回路１０を通して読
み出し、さらに、そのアドレスに格納された２つのフラ
ッシュメモリ２ａ，２ｂのデータを読み取り、２つのフ
ラッシュメモリ２ａ，２ｂのデータが異なるビットを、
書込み回路３ａ，３ｂへの指令に基づいて、確実に
‘０’に修正することによって（ステップＳＴ６）、複
雑な計算を実行しなくても容易にデータビットの修正が
でき、フラッシュメモリ２ａ，２ｂへ正しいプログラム
を再び格納する時間を省くことができる。
【００２０】以上のように、この実施の形態２によれ
ば、２つのフラッシュメモリ２ａ，２ｂに書き込まれた
データのうち、データビット化けしたアドレスを記録回
路９に自動的に記録するので、フラッシュメモリ２ａ，
２ｂのデータビット化けにより動作不良となった時に、
復旧作業を容易にすることができる。また、ＣＰＵ１の
処理の空き時間に、フラッシュメモリ２ａ，２ｂのデー
タビット化けが記録された箇所のアドレスのデータビッ
トを自動的に修正することができる効果がある。
ば、２つのフラッシュメモリ２ａ，２ｂに書き込まれた
データのうち、データビット化けしたアドレスを記録回
路９に自動的に記録するので、フラッシュメモリ２ａ，
２ｂのデータビット化けにより動作不良となった時に、
復旧作業を容易にすることができる。また、ＣＰＵ１の
処理の空き時間に、フラッシュメモリ２ａ，２ｂのデー
タビット化けが記録された箇所のアドレスのデータビッ
トを自動的に修正することができる効果がある。
【００２１】実施の形態３．図６はこの発明の実施の形
態３によるフラッシュメモリを用いた計算機を示す構成
図である。図において、１１は排他的論理和回路８によ
る排他的論理和結果がデータの異なりを検出した回数を
カウントし、所定値に達した場合にＣＰＵ１に割り込み
処理をさせ、フラッシュメモリ２ａ，２ｂの劣化を通告
するカウンタ（計数回路）である。その他の構成につい
ては、図１に示した実施の形態１の構成と同様であるの
で、重複する説明を省略する。
態３によるフラッシュメモリを用いた計算機を示す構成
図である。図において、１１は排他的論理和回路８によ
る排他的論理和結果がデータの異なりを検出した回数を
カウントし、所定値に達した場合にＣＰＵ１に割り込み
処理をさせ、フラッシュメモリ２ａ，２ｂの劣化を通告
するカウンタ（計数回路）である。その他の構成につい
ては、図１に示した実施の形態１の構成と同様であるの
で、重複する説明を省略する。
【００２２】次に動作について説明する。図７はデータ
ビット化け発生時のデータビット化け発生の検出とアド
レス記録とデータビット化け発生のカウント手順を示す
フローチャートであり、図において、ＣＰＵ１がフラッ
シュメモリ２ａからデータを読み取る時に、フラッシュ
メモリ２ｂから同時にデータを読み取り（ステップＳＴ
２）、２つのフラッシュメモリ２ａ，２ｂからの読み取
りデータの排他的論理和を排他的論理和回路８によって
取ることによって（ステップＳＴ３）、データの不一致
を検出する。
ビット化け発生時のデータビット化け発生の検出とアド
レス記録とデータビット化け発生のカウント手順を示す
フローチャートであり、図において、ＣＰＵ１がフラッ
シュメモリ２ａからデータを読み取る時に、フラッシュ
メモリ２ｂから同時にデータを読み取り（ステップＳＴ
２）、２つのフラッシュメモリ２ａ，２ｂからの読み取
りデータの排他的論理和を排他的論理和回路８によって
取ることによって（ステップＳＴ３）、データの不一致
を検出する。
【００２３】このデータの不一致回数はカウンタ１１に
よってカウントされている（ステップＳＴ７）。ＣＰＵ
１は予め登録された時間周期でカウンタ１１をリセット
するが（ステップＳＴ８）、このリセット前にカウント
数が予め登録された２０回に達した時に（ステップＳＴ
９）、ＣＰＵ１に割り込み発生し（ステップＳＴ１
０）、ＣＰＵ１は異常処理を起動し（ステップＳＴ１
１）、データビット化けの頻度が高いことを外部に通告
することができる。
よってカウントされている（ステップＳＴ７）。ＣＰＵ
１は予め登録された時間周期でカウンタ１１をリセット
するが（ステップＳＴ８）、このリセット前にカウント
数が予め登録された２０回に達した時に（ステップＳＴ
９）、ＣＰＵ１に割り込み発生し（ステップＳＴ１
０）、ＣＰＵ１は異常処理を起動し（ステップＳＴ１
１）、データビット化けの頻度が高いことを外部に通告
することができる。
【００２４】
【発明の効果】以上のように、請求項１記載の発明によ
れば、２つのフラッシュメモリに同じ動作プログラムを
格納し、それら２つのフラッシュメモリから読み取られ
た２つの動作プログラムのデータの論理積を論理積回路
によって取り、その論理積結果を実行される動作プログ
ラムとするように構成したので、読み取りデータからフ
ラッシュメモリが有するデータビット化け現象を取除
き、動作プログラム実行時の信頼性を安価な手段によっ
て向上することができる効果がある。
れば、２つのフラッシュメモリに同じ動作プログラムを
格納し、それら２つのフラッシュメモリから読み取られ
た２つの動作プログラムのデータの論理積を論理積回路
によって取り、その論理積結果を実行される動作プログ
ラムとするように構成したので、読み取りデータからフ
ラッシュメモリが有するデータビット化け現象を取除
き、動作プログラム実行時の信頼性を安価な手段によっ
て向上することができる効果がある。
【００２５】請求項２記載の発明によれば、２つのフラ
ッシュメモリに同じ動作プログラムを格納し、それら２
つのフラッシュメモリから読み取られた２つの動作プロ
グラムのデータの排他的論理和を排他的論理和回路によ
って取り、その排他的論理和結果がデータの異なりを検
出した場合に、上記動作プログラムのそのデータが格納
されているアドレスを記録回路に記録するように構成し
たので、フラッシュメモリのデータビット化けにより動
作不良となった時に、安価な手段によって復旧作業を容
易にすることができる効果がある。
ッシュメモリに同じ動作プログラムを格納し、それら２
つのフラッシュメモリから読み取られた２つの動作プロ
グラムのデータの排他的論理和を排他的論理和回路によ
って取り、その排他的論理和結果がデータの異なりを検
出した場合に、上記動作プログラムのそのデータが格納
されているアドレスを記録回路に記録するように構成し
たので、フラッシュメモリのデータビット化けにより動
作不良となった時に、安価な手段によって復旧作業を容
易にすることができる効果がある。
【００２６】請求項３記載の発明によれば、中央処理装
置によって、処理の空き時間に記録回路に記録されたア
ドレスを読み込み、２つのフラッシュメモリの動作プロ
グラムのそのアドレスに格納されたデータのうち、誤っ
ているデータを修正するように構成したので、フラッシ
ュメモリのデータビット化けが発生した時に、フラッシ
ュメモリへ正しい動作プログラムを再び格納する時間を
省くことができる効果がある。
置によって、処理の空き時間に記録回路に記録されたア
ドレスを読み込み、２つのフラッシュメモリの動作プロ
グラムのそのアドレスに格納されたデータのうち、誤っ
ているデータを修正するように構成したので、フラッシ
ュメモリのデータビット化けが発生した時に、フラッシ
ュメモリへ正しい動作プログラムを再び格納する時間を
省くことができる効果がある。
【００２７】請求項４記載の発明によれば、２つのフラ
ッシュメモリに同じ動作プログラムを格納し、それら２
つのフラッシュメモリから読み取られた２つの動作プロ
グラムのデータの排他的論理和を排他的論理和回路によ
って取り、その排他的論理和結果がデータの異なりを検
出した回数を計数回路によって計数し、その計数値が所
定値に達した場合に上記中央処理装置に割り込み処理を
させるように構成したので、割り込みにて中央処理装置
の異常処理を起動することによって、フラッシュメモリ
の劣化を通告し、フラッシュメモリのデータビット化け
による動作不良を未然に防ぐことができる効果がある。
ッシュメモリに同じ動作プログラムを格納し、それら２
つのフラッシュメモリから読み取られた２つの動作プロ
グラムのデータの排他的論理和を排他的論理和回路によ
って取り、その排他的論理和結果がデータの異なりを検
出した回数を計数回路によって計数し、その計数値が所
定値に達した場合に上記中央処理装置に割り込み処理を
させるように構成したので、割り込みにて中央処理装置
の異常処理を起動することによって、フラッシュメモリ
の劣化を通告し、フラッシュメモリのデータビット化け
による動作不良を未然に防ぐことができる効果がある。
【図１】 この発明の実施の形態１によるフラッシュメ
モリを用いた計算機を示す構成図である。
モリを用いた計算機を示す構成図である。
【図２】 ２つのフラッシュメモリのうち１つのフラッ
シュメモリにデータビット化けが発生した時に、２つの
フラッシュメモリから読み取られるデータと本来期待さ
れるデータの真理図である。
シュメモリにデータビット化けが発生した時に、２つの
フラッシュメモリから読み取られるデータと本来期待さ
れるデータの真理図である。
【図３】 この発明の実施の形態２によるフラッシュメ
モリを用いた計算機を示す構成図である。
モリを用いた計算機を示す構成図である。
【図４】 データビット化け発生時のデータビット化け
発生の検出とアドレス記録とデータ修正の手順を示すフ
ローチャートである。
発生の検出とアドレス記録とデータ修正の手順を示すフ
ローチャートである。
【図５】 ２つのフラッシュメモリのうち１つのフラッ
シュメモリにデータビット化けが発生した時に、２つの
フラッシュメモリから読み取られるデータと修正された
データを示す真理図である。
シュメモリにデータビット化けが発生した時に、２つの
フラッシュメモリから読み取られるデータと修正された
データを示す真理図である。
【図６】 この発明の実施の形態３によるフラッシュメ
モリを用いた計算機を示す構成図である。
モリを用いた計算機を示す構成図である。
【図７】 データビット化け発生時のデータビット化け
発生の検出とアドレス記録とデータビット化け発生のカ
ウント手順を示すフローチャートである。
発生の検出とアドレス記録とデータビット化け発生のカ
ウント手順を示すフローチャートである。
【図８】 従来のフラッシュメモリを用いた計算機を示
す構成図である。
す構成図である。
１ ＣＰＵ（中央処理装置）、２ａ，２ｂ フラッシュ
メモリ、３ａ，３ｂ書込み回路、４ ＲＡＭ（書込み可
能メモリ）、６ 論理積回路、８ 排他的論理和回路、
９ 記録回路、１１ カウンタ（計数回路）。
メモリ、３ａ，３ｂ書込み回路、４ ＲＡＭ（書込み可
能メモリ）、６ 論理積回路、８ 排他的論理和回路、
９ 記録回路、１１ カウンタ（計数回路）。
Claims (4)
- 【請求項１】 中央処理装置の同じ動作プログラムがそ
れぞれ格納された一括電気消去および書込み可能な２つ
のフラッシュメモリと、それら２つのフラッシュメモリ
に上記動作プログラムを書込む書込み回路と、上記動作
プログラムを実行するために設けられた書込み可能メモ
リと、２つの上記フラッシュメモリから上記中央処理装
置の指令に応じて読み取られた２つの動作プログラムの
データの論理積を取り、その論理積結果を実行される動
作プログラムとする論理積回路とを備えたフラッシュメ
モリを用いた計算機。 - 【請求項２】 中央処理装置の同じ動作プログラムがそ
れぞれ格納された一括電気消去および書込み可能な２つ
のフラッシュメモリと、それら２つのフラッシュメモリ
に上記動作プログラムを書込む書込み回路と、上記動作
プログラムを実行するために設けられた書込み可能メモ
リと、２つの上記フラッシュメモリから上記中央処理装
置の指令に応じて読み取られた２つの動作プログラムの
データの排他的論理和を取りデータの異なりを検出する
排他的論理和回路と、その排他的論理和結果がデータの
異なりを検出した場合に上記動作プログラムのそのデー
タが格納されているアドレスを記録する記録回路とを備
えたフラッシュメモリを用いた計算機。 - 【請求項３】 中央処理装置は、処理の空き時間に記録
回路に記録されたアドレスを読み込み、２つのフラッシ
ュメモリの動作プログラムのそのアドレスに格納された
データのうち誤っているデータを修正するように書込み
回路に指令することを特徴とする請求項２記載のフラッ
シュメモリを用いた計算機。 - 【請求項４】 中央処理装置の同じ動作プログラムがそ
れぞれ格納された一括電気消去および書込み可能な２つ
のフラッシュメモリと、それら２つのフラッシュメモリ
に上記動作プログラムを書込む書込み回路と、上記動作
プログラムを実行するために設けられた書込み可能メモ
リと、２つの上記フラッシュメモリから上記中央処理装
置の指令に応じて読み取られた２つの動作プログラムの
データの排他的論理和を取りデータの異なりを検出する
排他的論理和回路と、その排他的論理和結果がデータの
異なりを検出した回数を計数し、その計数値が所定値に
達した場合に上記中央処理装置に割り込み処理をさせ上
記フラッシュメモリの劣化を通告する計数回路とを備え
たフラッシュメモリを用いた計算機。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31451995A JPH09160834A (ja) | 1995-12-01 | 1995-12-01 | フラッシュメモリを用いた計算機 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31451995A JPH09160834A (ja) | 1995-12-01 | 1995-12-01 | フラッシュメモリを用いた計算機 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09160834A true JPH09160834A (ja) | 1997-06-20 |
Family
ID=18054265
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31451995A Pending JPH09160834A (ja) | 1995-12-01 | 1995-12-01 | フラッシュメモリを用いた計算機 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09160834A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4933268B2 (ja) * | 2003-12-31 | 2012-05-16 | サンディスク コーポレイション | フラッシュメモリシステムの起動動作 |
| CN111755052A (zh) * | 2020-07-30 | 2020-10-09 | 西安紫光国芯半导体有限公司 | 非易失性存储器、非易失性存储器系统及读取和写入方法 |
-
1995
- 1995-12-01 JP JP31451995A patent/JPH09160834A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4933268B2 (ja) * | 2003-12-31 | 2012-05-16 | サンディスク コーポレイション | フラッシュメモリシステムの起動動作 |
| CN111755052A (zh) * | 2020-07-30 | 2020-10-09 | 西安紫光国芯半导体有限公司 | 非易失性存储器、非易失性存储器系统及读取和写入方法 |
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