JPH09172180A

JPH09172180A - 半導体装置及び液晶表示装置

Info

Publication number: JPH09172180A
Application number: JP33322895A
Authority: JP
Inventors: Takayuki Ishii; 石井　　隆之
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1995-12-21
Filing date: 1995-12-21
Publication date: 1997-06-30

Abstract

(57)【要約】【課題】液晶表示装置において、基体の除去部分の透
過性膜の膜厚が薄くても強度を保ち、液晶層を立てた状
態でもギャップを一定に保てること。【解決手段】単結晶半導体基体の一方の主面側に形成
された透光性膜直下の単結晶半導体領域を他方の主面か
ら除去して作製された基体を用いる半導体装置又は液晶
表示装置において、上記透光性膜の少なくとも一部は上
記単結晶半導体基体の一部をエッチングにより形成した
単結晶半導体ポーラス層と上記単結晶半導体ポーラス層
を酸化することで形成したポーラス酸化層からなること
を特徴とする。さらに、上記透光性膜上には非単結晶半
導体素子が形成され、上記基体の残された単結晶半導体
領域には単結晶半導体素子が形成され、上記非単結晶半
導体素子と上記単結晶半導体素子とが電気的に接続され
ていることを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体素子を備え
た液晶表示装置に関し、特に光透過性膜直下の単結晶半
導体基体を他の主面側から除去し、非単結晶半導体素子
と単結晶半導体素子とを同一基体に設けた半導体装置及
び液晶表示装置に関する。

【０００２】

【従来の技術】まず、従来技術として液晶表示装置に用
いられる半導体装置について説明する。従来より、アク
ティブマトリックス素子を設けた液晶表示装置は、フラ
ットパネルディスプレイとして、あるいはプロジェクシ
ョンテレビとして商品化されてきた。

【０００３】図１０に従来用いられてきたアクティブマ
トリックス型液晶表示素子の駆動回路の概略的構成図を
示す。図において、３０１は画素スイッチ、３０５は液
晶画素、３０６は透明基板、３０２はバッファ部、３０
３は水平シフトレジスタ部、３０４は垂直シフトレジス
タ部である。ここで、テレビの映像信号中輝度信号はあ
る帯域に圧縮されて駆動しているバッファ部３０２に送
られる。次に垂直シフトレジスタ部３０４によって画素
スイッチ３０１がＯＮしている期間に水平シフトレジス
タ部３０３のタイミングに従って、液晶画素３０５にバ
ッファ部３０２から輝度信号が転送される。液晶画素３
０５は輝度信号に従って透過光量が変化し、各画素毎に
透過率が変化し、別途具備された各色フィルターを介し
て、カラー液晶表示を行なう。

【０００４】ここで、バッファ部３０２や画素スイッチ
３０１などの各回路に要求される性能は、高品位テレビ
を念頭に考えるとフレーム周波数６０Ｈｚ、走査線本数
約１０００本、水平走査期間約３０μｓｅｃ（有効走査
期間２７μｓｅｃ）、水平画素約１５００個とすると、
テレビ信号は約４５ＭＨｚの周波数でバッファ部３０２
に転送されてくる。したがって、各要素回路に要求され
る性能としては、水平シフトレジスタ部３０３の駆動能力は４５ＭＨｚ
以上、垂直シフトレジスタ部３０４の駆動能力は５００ｋＨ
ｚ以上、水平シフトレジスタ部３０３で駆動され、テレビ信号
をバッファ部３０２に転送するトランスファスイッチの
駆動能力は４５ＭＨｚ以上、画素スイッチ３０１の駆動能力は５００ｋＨｚ以上、となる。ここで言う駆動能力とは液晶画素３０５にある
階調数Ｎを出そうとした場合、液晶の最大または最小の
透過率を与える電圧をＶｍ，Ｖ−Ｔ（電圧−透過率）曲
線から得られる液晶の閾値電圧をＶｔとすると、上記期
間に、Ｖｍ−（Ｖｍ−Ｖｔ）／Ｎ［Ｖ］ ……（１）以上の電圧が転送されることを意味する。

【０００５】これから明らかなように、画素スイッチ３
０１、および垂直シフトレジスタ部３０４は、比較的駆
動能力が小さくても良いが、水平シフトレジスタ部３０
３、およびバッファ部３０２は高速の駆動を必要とされ
る。このため、現状の液晶表示素子では、画素スイッチ
３０１や垂直シフトレジスタ部３０４は、ガラス基板上
に堆積された多結晶シリコンＴＦＴやアモルファスシリ
コンＴＦＴで、液晶とモノリッシックに形成し、その他
の周辺回路は、ＩＣチップを外から実装することで対応
している。多結晶シリコンＴＦＴによって、周辺回路ま
でモノリッシックに形成しようとする試みはなされてい
るが、個々のＴＦＴの駆動能力が小さいため、トランジ
スタサイズを大きくしたり、回路上複雑な工夫が必要で
ある。一方、液晶画像表示装置を用いるＶＴＲカメラ用
ビューファインダーや投射型ディスプレイにとって、そ
の可視光領域において基板が光透過性であることは重要
である。

【０００６】上述したように、高性能な液晶画像表示装
置を実現するためには、高速駆動可能な各回路と、液晶
画素の高性能な、周辺駆動回路が必要となり、それらを
構成する半導体素子が形成される半導体層は、結晶性の
優れた単結晶半導体層を用いることが望ましい。また、
かかる周辺駆動回路は遮光されている必要がある。

【０００７】一方、液晶を信号に応じて配向させる、ア
クティブマトリックス素子は、必ずしも単結晶トランジ
スタで形成する必要はないが、光透過膜上にトランジス
タを形成する必要がある。

【０００８】

【発明が解決しようとする課題】上述したように、従来
はこれらのトランジスタを形成する光透過性膜の形成
は、単結晶半導体基体の酸化による半導体酸化膜を用い
たり、化学気相堆積（ＣＶＤ）法や物理気相堆積（ＰＶ
Ｄ）法による酸化膜を用いていた。このために、半導体
酸化膜では酸化が進行するために酸素を拡散する必要が
あり、光透過性膜の膜厚は酸素拡散の要請から数μｍ程
度の膜厚しか形成できなかった。

【０００９】また、堆積膜では膜厚を増加させると膜応
力のため膜にクラックなどが発生してしまい、やはり膜
厚は数μｍに限られている。このように形成された半導
体装置や液晶表示装置は、単結晶半導体基体の除去され
た部分の透過性膜の膜厚が薄く、強度も十分でなく、信
頼性も十分満足できなかった。

【００１０】さらに、液晶表示装置を構成した際には光
透過性膜と対向する透明基板の間に液晶を封入する。こ
れらの液晶表示装置は通常、表示面を立てて使用する。
このように配置された液晶表示装置を図１１に示す。図
において、基体１００には不透光性領域１と透光性領域
２とが設けられ、不透光性領域１には単結晶半導体層を
活性領域として含む半導体素子３が設けられ、透光性領
域２上には非単結晶半導体層を活性領域として含む半導
体素子４が設けられている。また液晶表示装置とすべ
く、透光性領域２上に配向膜８を設け、その上に対向基
板として透明電極と配向膜８を有したカバーガラス７を
配置し、中にネマチック液晶５を充填し、まわりを封止
部材６にて封止している。

【００１１】ここで、液晶層５を立てかけた状態で保持
されるため重力の影響で表示面の下部の液晶による圧力
が増加して光透過性膜９が変形し、液晶層５の下部のギ
ャップＤ２が増加し、逆に上部のギャップＤ１は減少す
る。このように液晶層の厚さが表示面内で変化すること
により液晶層の透過率や表示色に変化が生じてしまい、
表示装置として不適当な構成であった。

【００１２】本発明の目的は、半導体酸化膜を厚くでき
る光透過性膜を形成でき、単結晶半導体基体の除去され
た部分の透過性膜の膜厚が薄くても強度を保ち、液晶層
を立てた状態でもギャップを一定に保てる半導体装置及
びこれを用いた液晶表示装置を提供することにある。

【００１３】

【課題を解決するための手段】本発明の半導体装置は、
単結晶半導体基体の一方の主面側に形成された光透過性
膜の別称透光性膜直下の単結晶半導体領域を他方の主面
から除去して作製された基体を用いる半導体装置におい
て、上記透光性膜の少なくとも一部は上記単結晶半導体
基体の一部をエッチングにより形成した単結晶半導体ポ
ーラス層と上記単結晶半導体ポーラス層を酸化すること
で形成したポーラス酸化層からなっている。

【００１４】さらに上記透光性膜上には非単結晶半導体
素子が形成され、上記基体の残された単結晶半導体領域
には単結晶半導体素子が形成され、上記非単結晶半導体
素子と上記単結晶半導体素子とが電気的に接続されてい
るものである。

【００１５】また本発明の液晶表示装置は、単結晶半導
体基体の一方の主面側に形成された透光性膜直下の単結
晶半導体領域を他方の主面から除去して作製された基体
を用いる半導体装置において、上記透光性膜の少なくと
も一部は上記単結晶半導体基体の少なくとも一部をエッ
チングにより形成した単結晶半導体ポーラス層と上記単
結晶半導体ポーラス層を酸化することで形成したポーラ
ス酸化層からなっている。

【００１６】さらに上記透光性膜上にはアクティブマト
リックス素子が形成され、上記基体の残された単結晶半
導体領域には駆動回路素子が形成され、上記アクティブ
マトリックス素子と上記駆動回路素子とが電気的に接続
されているものである。

【００１７】また、本液晶表示装置は、単結晶半導体基
体に（１００）の面を主表面に持つシリコン単結晶基板
を用いたことを特徴とする。主表面を（１００）面にす
ることで、エッチングした部分の側壁を（１１１）面で
形成できる。

【００１８】

【発明の実施の形態】まず、本発明の原理・原則的な形
成工程などを説明する。本発明は、単結晶半導体基体の
一方の主面側に形成された透光性膜直下の単結晶半導体
領域を他方の主面から除去することで作製される。上記
透光性を有する透光性膜の少なくとも一部は上記単結晶
半導体基体の一部をエッチングし、単結晶半導体ポーラ
ス層を形成して、さらに上記単結晶半導体ポーラス層を
酸化して形成した透光性のあるポーラス酸化層からな
る。上記単結晶半導体ポーラス層はエッチングの時間に
より容易に膜厚が制御でき、数十μｍの膜厚の実現も可
能である。

【００１９】また、半導体層の酸化による酸化膜の形成
や、酸化膜の堆積で問題となる膜厚の増加による内部応
力の増加に対しても、エッチング条件により単結晶半導
体ポーラス層の密度の制御ができるため、上記単結晶半
導体ポーラス層を酸化して形成するポーラス酸化層では
問題とならない。さらに半導体層の酸化による酸化膜の
形成で、問題となる体積増加による段差の形成も、ポー
ラス酸化層では単結晶半導体基体をエッチングして、ポ
ーラス化した単結晶半導体ポーラス層を酸化するため、
ポーラス酸化層の表面は単結晶半導体基体の表面とほぼ
同じ面内に形成され、表面の段差などが形成されず、そ
の後の素子形成や素子間の配線形成に適している。

【００２０】このように密度などが制御された単結晶半
導体ポーラス層を酸化することにより、膜厚の厚いポー
ラス酸化層も容易に形成することが可能である。

【００２１】さらに、この基体の透光性膜には単結晶な
みの性能が要求されない半導体素子（例えば、薄膜トラ
ンジスタ）を設け、基体の単結晶半導体領域には単結晶
半導体素子を設けることで、透光性の基体上に形成する
必要のある（単結晶なみの性能が要求されない）半導体
素子と、高性能が要求される半導体素子とを同一基体に
一体化して形成することを可能としたものである。

【００２２】本発明によれば、上記のように透光性の基
体上に形成する必要のある半導体素子と、高性能が要求
される半導体素子とを同一基体に一体化して形成できる
ので、各半導体素子同士をそれぞれ別基板に作製してワ
イヤーボンディングなど機械的接続で結線することも要
せず、電気的接続が可能となる（通常の蒸着技術による
Ａｌ配線などで結線が可能である）。

【００２３】また、本発明は高性能が要求される回路部
を単結晶半導体基体に設けて、単結晶半導体素子で構成
できることから、かかる回路部を非単結晶半導体で構成
した場合に生ずる素子サイズの増大、回路上の複雑な工
夫（一例としてブロック分割駆動）が必要になるなどの
問題は生じず、製造工程が簡潔になる。

【００２４】本発明は、アクティブマトリックス型の液
晶表示装置に好適に用いられる。すなわち、アクティブ
マトリックス型の液晶表示装置は薄膜ダイオード、薄膜
トランジスタなどのアクティブマトリックス素子を透光
性の基体に設け、シフトレジスタなどの駆動回路を単結
晶半導体素子とすることが求められるが、本発明を用い
れば、アクティブマトリックス素子と駆動回路とを同一
基体に一体化して形成できるとともに、ワイヤーボンデ
ィングなどの機械的接続で結線することなしに電気的接
続が可能となる。

【００２５】さらに透光性膜の膜厚が厚く形成できるた
め、強度も充分となり信頼性も充分満足するようにでき
る。また透光性膜が十分厚く形成できるため液晶表示装
置として使用するときの液晶層の厚さの変化も防ぐこと
ができる。

【００２６】［第１の実施の形態］以下、本発明の実施
の形態について、図面を用いて詳細に説明する。

【００２７】本発明の半導体装置は、光学素子としての
液晶素子を備えた液晶表示装置や、光学素子として光電
変換素子を備えた光センサ装置などに好適に用いられる
ものである。特に透光性を必要とする光学素子などに好
ましく用いられる半導体素子を形成する基体に特徴があ
る。

【００２８】まず、本発明の理解を容易にするために、
図１を参照しながら本発明による半導体装置について説
明する。図１は本発明の半導体装置の一例として液晶表
示装置を示す模式的な断面図である。図において、１０
０は単結晶半導体基体、１は単結晶半導体基体１００の
周辺部の不透光性領域、２はその透光性領域、３は単結
晶半導体基体１００の領域に生成された半導体素子、４
は非単結晶半導体層領域に生成された半導体素子、５は
液晶材、６は封止部材、７はカバーガラス、８は液晶材
５の配向を促す配向膜、９はＮＳＧ（Non-doped Silica
te Glass）の光透過性膜、１０は単結晶半導体ポーラス
（Porous:多孔性の）酸化層である。

【００２９】図１において、単結晶半導体基体１００に
は不透光性領域１と透光性領域２とが設けられている。
そして不透光性領域１には単結晶半導体層を活性領域と
して含む半導体素子３が少なくとも１つ以上設けられて
おり、一方、透光性領域２上には非単結晶半導体層を活
性領域として含む半導体素子４が少なくとも１つ設けら
れている。さらに液晶表示装置とすべく、透光性領域２
上に配向膜８を設け、その上に空隙を設けて対向基板と
して不図示の透明電極と配向膜を有したカバーガラス７
を配置し、中にネマチック液晶５を充填し、まわりを封
止部材６にて封止している。さらにカバーガラス７の外
側に不図示の偏光板で挟んで液晶表示装置を形成する。
ここで本発明に用いられる半導体素子３，４としてはバ
イポーラトランジスタ、ＭＯＳトランジスタなどの３端
子素子やダイオードなどの２端子素子が好適に用いられ
る。また、カラー液晶表示装置とする場合、カバーガラ
ス７の内側にブラックマトリクスと共にカラーフィルタ
を形成する。

【００３０】そして、不透光性領域１としては単結晶半
導体が好適に用いられ、その厚みを調整するか遮光層を
設けるなどにより容易に不透光性とすることができる。

【００３１】一方、透光性領域２としては絶縁性で薄膜
より変形が少ない厚膜が好ましく用いられている。具体
的には酸化シリコンのポーラス酸化層１０とさらにその
上に堆積した酸化シリコンや窒化シリコンの単層あるい
は複層の例えばＮＳＧ９である。そして、その上に設け
られる半導体素子４に用いられる非単結晶半導体として
は多結晶（ポリシリコン）、微結晶（マイクロシリコ
ン）、非晶質（アモルファス）などの結晶構造を有する
ものであり、これらは化学気相堆積法（ＣＶＤ法）や物
理気相堆積法（ＰＶＤ法）などにより容易に薄膜として
形成できる。

【００３２】半導体素子４は、画素スイッチとして用い
ることが好ましく、一方、半導体素子３は該半導体素子
４を駆動するための駆動回路などの周辺回路を構成する
ために用いられる。

【００３３】一方、光学素子として光電変換素子を用い
る場合には、透光性領域２上に非単結晶半導体層８を光
電変換部またはスイッチングトランジスタの活性領域と
すれば良い。

【００３４】本発明の単結晶半導体基体１００として
は、単結晶半導体からなる基板上に透光性の絶縁膜を形
成した後、透光性とすべき個所の基板を選択的に除去す
ることにより得られる基体が好ましく用いられる。

【００３５】より好ましくは、不透光性領域１に半導体
素子を形成するための素子分離領域を形成する際に同時
に透光性領域２を形成する。具体的には不透光性半導体
層の選択酸化と同時に単結晶半導体ポーラス層を酸化す
ることにより透光性の厚いポーラス酸化膜１０を成長さ
せる。透光性膜として形成されるポーラス酸化膜は厚く
形成されるが、単結晶半導体基体をエッチングしたポー
ラス層から形成するため、体積の増加を緩和して単結晶
半導体基体との段差が少なく形成される。従って不透光
性領域１と透光性領域２上の表面のレベルがほぼ一致し
て、一面化されているため、不透光性領域１と透光性領
域２のそれぞれに素子間の配線が従来の方法で簡単に行
える。

【００３６】［第２の実施の形態］次に上記液晶表示装
置の製造工程について、図２〜図８を用いて説明する。
図２において、最初に主表面に（１００）面を有するシ
リコンウェハー２０１を用意する。シリコンウェハー２
０１は単結晶シリコン層がＮ型の導電型になるように不
純物が添加されたものを用いる。図２に示すように上記
シリコンウェハー２０１の透光性領域２００を形成する
部分以外にアピエゾンワックス（登録商標）などのレジ
スト２２０によるマスク材料で覆う。

【００３７】その後、フッ酸とエタノールの混合液をエ
ッチング液として、マスクの開口部となる透光性領域２
００をエッチング液に接するようにする。シリコンウェ
ハー２０１の裏面側に電極を形成して、エッチング液中
には白金電極を配置する。エッチング面に光を照射しな
がらシリコンウェハー２０１の裏面電極と白金電極間に
電圧を印加して、透光性領域２００を形成するマスクの
開口部のシリコンを電解エッチングする。電解エッチン
グは開口部のみに生じ、局所的なエッチングの進行によ
り多孔質のシリコン層に変質して行き、シリコンウェハ
ー２０１には単結晶シリコンポーラス層２００が形成さ
れる。

【００３８】一方、単結晶シリコンポーラス層２００を
形成する領域は上記のアピエゾンワックス（登録商標）
によるマスクの他にフッ酸に対して耐性のあるレジスト
を用いたり、Ｏリングなどによりエッチング液をシリコ
ン２０１表面に接しないようにする方法がある。さらに
エッチング領域のみにイオン注入法などによりドーピン
グ原子を注入してシリコンウェハー２０１の他の部分よ
り抵抗を減少するなどの方法を用いても良い。また上記
ではＮ型シリコンウェハーとしたが、Ｐ型シリコンウェ
ハーを用いることでエッチング時に光を照射する必要な
しにエッチングを進めてもよい。

【００３９】このように単結晶シリコン基板の一部に単
結晶シリコンポーラス層２００を形成したシリコンウェ
ハー２０１が形成される。このシリコンウェハー２０１
の単結晶シリコン領域には公知の技術である単結晶ウェ
ハー半導体プロセスによって、図３に示すように、周辺
駆動回路２０５，２０６をＣＭＯＳ構成で形成する。周
辺駆動回路を形成する際に最初に行なわれるフィールド
酸化の工程によりシリコンウェハー２０１の単結晶シリ
コンポーラス層２００は単結晶シリコンと同時に酸化さ
れる。ここで、単結晶シリコンポーラス層２００はその
多孔質のシリコン層内にＳｉＯ2が積層され、酸化速度
が早く進行して全体の堆積の変化もなくほぼ全層が酸化
される。本実施例では不透光性領域２２０に形成したフ
ィールド酸化膜２０２の厚さを１μｍに設定した。ポー
ラス酸化シリコン層２１５の厚さはほぼ単結晶シリコン
ポーラス層と同じである。

【００４０】単結晶シリコン領域に形成するトランジス
タの形成方法を以下に示す。ｎ−ＭＯＳトランジスタ２
０６，ｐ−ＭＯＳトランジスタ２０５ともにゲート材料
は多結晶シリコンを用い、厚さは４００ｎｍに設定し
た。ソースおよびドレインは、イオン・インプラ法によ
って自己整合的に形成し、ｎ−ＭＯＳトランジスタ２０
６，ｐ−ＭＯＳトランジスタ２０５にはおのおの１×１
０¹⁶／ｃｍ²のＡｓ，２×１０¹⁵／ｃｍ²のＢＦ₂を打
ち込む。

【００４１】ソース・ドレイン部に不純物イオンを打ち
込んだ後、２００ｎｍ程度ＮＳＧ（Non-doped Silicate
Glass）２０３を常圧ＣＶＤ法で堆積させる。次に、多
結晶シリコン２０４を減圧ＣＶＤ法によって２５０ｎｍ
程度堆積させる。そして、硼素（Ａｓ）を１×１０¹¹／
ｃｍ²全面にイオン・インプラ法にて打ち込む（以上図
３に図示）。

【００４２】次に、図４に示すように、アクティブマト
リックス素子形成部分にフォトリソグラフィー法によ
り、レジストパターンを島状に残し、該レジストをマス
クに、等方性ドライエッチング法により、ＮＳＧ層２０
３上の多結晶シリコン領域２０４を所定の形状に形成す
る。この後、９５０℃のパイロジェニック酸化により、
多結晶シリコン領域２０４に５０ｎｍの酸化膜２０７を
成長させる。これが、薄膜トランジスタのゲート酸化膜
になる。

【００４３】次に、図５に示すように、酸化膜２０７上
に三度目の多結晶シリコンを減圧ＣＶＤ法で堆積させ、
異方性エッチングによって、薄膜トランジスタのゲート
電極２０８を形成する。この後、周辺駆動回路部分２０
５，２０６などをレジストでマスキングし、砒素を５×
１０¹⁵／ｃｍ²程度イオン・インプラ法によって打ち込
む。さらに窒素雰囲気中にて、９００℃、２０分間の熱
処理を施し、薄膜トランジスタを形成する。

【００４４】次に、図６に示すように、ＮＳＧ層２０９
を常圧ＣＶＤ法によって、周辺駆動回路を含み全面的に
５００ｎｍ程度堆積させ、トランジスタのソースおよび
ドレイン領域とゲート電極領域にコンタクトホールを開
ける。

【００４５】この際、周辺駆動回路領域（領域Ｉ）の層
間絶縁膜（２０３＋２０９）の厚さ７００ｎｍと、アク
ティブマトリックス素子領域（領域II）の層間絶縁膜２
０９の厚さ５００ｎｍが異なるため、領域Ｉと領域IIと
の別々にコンタクトホールを開けても、ＣＨＦ₃−Ｃ₂
Ｆ₆系のドライエッチングで全く支障はなかった。

【００４６】その後、アルミニウムなどの電極材料をス
パッタ法にて堆積させ、所定の配線形状にドライエッチ
ング法にて加工して配線２１０を形成する。この工程
で、領域IIの非単結晶半導体素子と領域Ｉの単結晶半導
体素子とを電気的に接続することができる。

【００４７】次に、図７に示すように、公知の技術であ
るＩＴＯ（Indium Tin Oxide）など透明電極材料により
画素部を形成し、透明絶縁膜２１１で表面全体を覆う。
その後、封止材２１２とガラスカバー２１４を取り付
け、透明絶縁膜２１１とガラスカバー２１４との間に液
晶２１３を封入する。

【００４８】最後に、図８に示すように、水酸化カリウ
ム（ＫＯＨ）もしくは、エチレンジアミンなどの有機ア
ルカリによって、シリコンウェハー２０１の裏面からシ
リコンをくり抜く。シリコンウェハー２０１は主表面が
（１００）面にしてあるためエッチング面は主表面から
均一に進行していく。なお、エッチング領域の軸方向は
＜１１０＞等に合わせる必要がある。該ウエットエッチ
ング溶液は、二酸化ケイ素を溶解せずポーラス酸化シリ
コン層２１５でエッチングはストップする。この結果、
アクティブマトリックス素子領域は、透明となり、液晶
画像表示装置として機能することになる。

【００４９】以上、本発明における一実施例を詳細に述
べたが、次のような変形例も可能である。

【００５０】すなわち、前述のアクティブマトリックス
素子はｎチャネル型ＭＯＳＦＥＴを使用したが、これは
ｐチャネル型ＭＯＳＦＥＴを使用しても良い。

【００５１】また、周辺駆動回路はＣＭＯＳ回路で構成
したが、駆動能力の向上を考え、バイポーラトランジス
タを含む、Ｂｉ−ＣＭＯＳ回路で構成しても良い。

【００５２】また工程削減のため次のような製作方法も
可能である。

【００５３】図３に示したＮＳＧ膜２０３を省略し、あ
らかじめ、ｎ−ＭＯＳトランジスタ２０６とｐ−ＭＯＳ
トランジスタ２０５のゲート電極部を３０ｎｍ程度熱酸
化しておく。このとき、ｎ−ＭＯＳトランジスタ２０
６，ｐ−ＭＯＳトランジスタ２０５の双方ともソース・
ドレイン領域の不純物を打ち込んでおかない。薄膜トラ
ンジスタのゲート電極形成後、周辺駆動回路部分と薄膜
トランジスタのソース・ドレイン領域を同時に形成す
る。以後の工程は前述した製造工程と同様である。

【００５４】このように短縮された工程の可否は、第２
多結晶シリコン層２０４のドライエッチング時に、二酸
化ケイ素との選択が高くとれるかどうかにかかっている
が、ＣＦ₄を使用した現在のドライエッチング装置で十
分可能である。

【００５５】［第３の実施の形態］本発明の液晶表示装
置に関する第３の実施の形態について、詳細に説明す
る。本実施の形態では透光性領域を形成するポーラス酸
化シリコン層の厚さの影響について示す。第１，第２の
実施の形態と同様に、シリコンウェハー２０１に透光性
領域２００を形成する部分以外をレジストによりマスク
して電解エッチングを行なう。この場合、エッチング時
間、電流値により形成される単結晶シリコンポーラス層
２１５の状態が異なる。本実施の形態では、エッチング
時間により単結晶シリコンポーラス層２１５の厚さを変
化させた。以下の工程は第２の実施の形態にて説明した
例と同様の工程を経て液晶表示装置を形成した。

【００５６】この工程で形成した液晶表示装置を図１１
に示したように立てかけた。酸化後のポーラス酸化シリ
コン層の厚さと上記液晶表示装置の液晶層の厚さＤ１，
Ｄ２の差の変化を図９に示す。図９からわかるようにポ
ーラス酸化シリコン層の厚さの増加により、上記液晶層
の厚さの差（Ｄ２−Ｄ１）が減少している。ポーラス酸
化シリコン層の厚さが１０μｍの場合、液晶層の厚さの
差（Ｄ２−Ｄ１）が０．０１μｍ程度となり、液晶層の
厚さのむらにより液晶表示装置の透過率のむらや色むら
が発生する。これらのむらはポーラス酸化シリコン層を
厚くすれば減少するが、工程の短縮などの点を併せて約
１５μｍ以上の厚さに形成することが好適である。

【００５７】

【発明の効果】以上説明したように、本発明によれば、
単結晶半導体基体の一方の主面側に形成された透光性膜
直下の単結晶半導体領域を他方の主面から除去すること
で作製される、透光性を有する透光性膜で構成される一
部分と単結晶半導体領域で構成されるその他の部分とか
らなる基体を用い、この基体の透光性膜には単結晶なみ
の性能が要求されない半導体素子を設け、基体の単結晶
半導体領域には単結晶半導体素子を設けることで、透光
性の基体上に形成する必要のある（単結晶なみの性能が
要求されない）半導体素子と、高性能が要求される半導
体素子とを同一基体に一体化して形成することが可能と
なる。

【００５８】なお、本発明において、透光性の基体上に
形成する必要のある半導体素子と、高性能が要求される
半導体素子とを同一基体に一体化して形成できるので、
各半導体素子同士をそれぞれ別基板に作製しワイヤーボ
ンディングなど機械的接続で結線することなしに電気的
接続が可能となる。

【００５９】また、本発明は高性能が要求される回路部
を単結晶半導体基体に設けて単結晶半導体素子で構成で
きることから、かかる回路部を非単結晶半導体で構成し
た場合に生ずる素子サイズの増大、回路上の複雑な工夫
（一例としてブロック分割駆動）が必要になる問題は生
じない。

【００６０】この結果、実装コストが大幅に低減し、画
素が高密度であればあるほど、有利な半導体装置を提供
することこができる。

【図面の簡単な説明】

【図１】本発明の液晶表示装置の一例を示す模式的断面
図である。

【図２】本発明の液晶表示装置の一実施例の製作工程を
示す断面図である。

【図３】本発明の液晶表示装置の一実施例の製作工程を
示す断面図である。

【図４】本発明の液晶表示装置の一実施例の製作工程を
示す断面図である。

【図５】本発明の液晶表示装置の一実施例の製作工程を
示す断面図である。

【図６】本発明の液晶表示装置の一実施例の製作工程を
示す断面図である。

【図７】本発明の液晶表示装置の一実施例の製作工程を
示す断面図である。

【図８】本発明の液晶表示装置の一実施例の製作工程を
示す断面図である。

【図９】本実施例２のポーラス酸化層の厚さと液晶表示
装置の液晶層の厚さの差の関係を示すグラフ図である。

【図１０】将来用いられてきたアクティブマトリックス
型液晶表示素子の駆動回路の概略的構成図である。

【図１１】従来例の液晶表示装置を立てておいたときの
断面図である。

【符号の説明】

１，２０１単結晶半導体基体２，２０２透光性膜３，２０５，２０６シリコン単結晶トランジスタ４薄膜トランジスタ５，２１３液晶層６，２１２封止材７，２１４カバーガラス２０３ＮＳＧ膜２０４多結晶シリコン領域２０７ゲート酸化膜２０８薄膜トランジスタのゲート電極２０９ＮＳＧ膜２１０金属配線２１１透明絶縁膜２１５ポーラス酸化シリコン層２２０レジスト３０１画素スイッチ３０２バッファー部３０３水平シフトレジスタ部３０４垂直シフトレジスタ部３０５液晶画素３０６透明基板

Claims

【特許請求の範囲】

【請求項１】単結晶半導体基体の一方の主面側に形成
された透光性膜直下の単結晶半導体領域を他方の主面か
ら除去して作製された基体を用いる半導体装置におい
て、前記透光性膜の少なくとも一部は前記単結晶半導体基体
の一部をエッチングにより形成した単結晶半導体ポーラ
ス層と前記単結晶半導体ポーラス層を酸化することで形
成したポーラス酸化層からなることを特徴とする半導体
装置。
【請求項２】請求項１に記載の半導体装置において、
前記透光性膜上には非単結晶半導体素子が形成され、前
記基体の残された単結晶半導体領域には単結晶半導体素
子が形成され、前記非単結晶半導体素子と前記単結晶半
導体素子とが電気的に接続されていることを特徴とする
半導体装置。
【請求項３】請求項２に記載の半導体装置において、
前記透光性膜の他の一部が化学気相堆積（ＣＶＤ）法に
より形成されていることを特徴とする半導体装置。
【請求項４】請求項２に記載の半導体装置において、
前記透光性膜は膜厚が１５μｍ以上であることを特徴と
する半導体装置。
【請求項５】請求項２に記載の半導体装置において、
前記非単結晶半導体素子は多結晶シリコンもしくは非晶
質シリコンで形成される半導体素子であることを特徴と
する半導体装置。
【請求項６】請求項２に記載の半導体装置において、
前記単結晶半導体基体に（１００）面を主表面に持つシ
リコン単結晶基板を用いたことを特徴とする半導体装
置。
【請求項７】単結晶半導体基体の一方の主面側に形成
された透光性膜直下の単結晶半導体領域を他方の主面か
ら除去して作製された基体を用いる半導体装置上に液晶
材を備えた液晶表示装置において、前記透光性膜の少なくとも一部は前記単結晶半導体基体
の一部をエッチングにより形成した単結晶半導体ポーラ
ス層と前記単結晶半導体ポーラス層を酸化することで形
成したポーラス酸化層からなることを特徴とする液晶表
示装置。
【請求項８】請求項７に記載の液晶表示装置におい
て、前記透光性膜上にはアクティブマトリックス素子が
形成され、前記基体の残された単結晶半導体領域には駆
動回路素子が形成され、前記アクティブマトリックス素
子と前記駆動回路素子とが電気的に接続されていること
を特徴とする液晶表示装置。
【請求項９】請求項７に記載の液晶表示装置におい
て、前記透光性膜の他の一部が化学気相堆積（ＣＶＤ）
法により形成されていることを特徴とする液晶表示装
置。
【請求項１０】請求項７に記載の液晶表示装置におい
て、前記透光性膜は膜厚が１５μｍ以上であることを特
徴とする液晶表示装置。
【請求項１１】請求項７に記載の液晶表示装置におい
て、前記アクティブマトリックス素子は、多結晶シリコ
ンもしくは非晶質シリコンで形成される薄膜ダイオード
または薄膜トランジスタであることを特徴とする液晶表
示装置。
【請求項１２】請求項７に記載の液晶表示装置におい
て、単結晶半導体基体に（１００）の面を主表面に持つ
シリコン単結晶基板を用いたことを特徴とする液晶表示
装置。