JPH09191055A - 工程期間短縮型の半導体製造方法 - Google Patents

工程期間短縮型の半導体製造方法

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JPH09191055A
JPH09191055A JP8235586A JP23558696A JPH09191055A JP H09191055 A JPH09191055 A JP H09191055A JP 8235586 A JP8235586 A JP 8235586A JP 23558696 A JP23558696 A JP 23558696A JP H09191055 A JPH09191055 A JP H09191055A
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well
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film
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract

(57)【要約】 【課題】 本発明は複雑な工程を単純化させることによ
り、生産性が向上できる工程期間短縮型の半導体製造方
法を提供する。 【解決手段】 本発明は半導体基板上に酸化膜および第
１の窒化膜を順に積層する段階と、前記第１の導電型の
不純物をイオン注入する段階と、基板の全面に第２の窒
化膜を塗布する段階と、前記第１、２の窒化膜を残し
て、その余りの前記第１、２の窒化膜を除去する段階
と、フォト工程により選択的にフィールドイオン注入を
遂行する段階と、前記フィールドイオン注入後に基板を
高温に熱処理してフィールド酸化膜を成長させると同時
にウェル拡散を遂行する段階と、前記第１、２の窒化膜
を除去する段階とを備えることによって、工程を単純化
させてその工程期間が短縮できるので、その生産性も向
上させることができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体製造方法に関
し、特に複雑な工程を単純化させて、その生産性を向上
させることができる工程期間短縮型の半導体製造方法に
関する。
【０００２】
【従来の技術】従来の半導体の生産に使われているアク
ティブ／ウェルパターン形成の方法が一般的になってい
るので、これを変更することにより、その工程の単純化
および生産性の向上を図ることができる技術について説
明する。
【０００３】従来の技術はウェルパターンを形成するた
めに１次酸化膜および窒化膜を沈積させた後、前記ウェ
ルパターンの形成のためにフォトエッチングの作業を進
め、以降にウェルイオン注入および熱処理を実施し、ま
たさらに酸化膜と２次窒化膜を沈積させてアクティブ領
域を形成する方法になっている。
【０００４】まず、図１乃至図１０に基づき従来の半導
体製造方法を説明する。図１を参照すると、Ｐ型半導体
基板１０上に酸化膜１２と第１の窒化膜１４とを順次積
層する。
【０００５】図２を参照すると、前記窒化膜１４上にフ
ォトレジスターを塗布し、フォト工程を介してフォトレ
ジスターパターン１６を形成したあと、その形成された
フォトレジスターパターンをエッチングマスクとして使
用して前記第１の窒化膜１４を選択的にエッチングして
ウェルパターンを形成する。このウェルパターンを形成
してから、Ｎ型不純物を前記基板１０の表面の近傍にイ
オン注入する。
【０００６】図３を参照すると、前記フォトレジスター
パターン１６を除去した後、基板１０を熱処理して注入
されたウェルイオンをドライブインさせて拡散領域２０
をＮウェル領域に形成する。このとき、前記第１の窒化
膜１４のない部位の酸化膜は成長して厚いフィールド酸
化膜１８として形成される。図４を参照すると、前記第
１の窒化膜１４をリン酸により除去し、厚い前記フィー
ルド酸化膜１８をイオン注入マスクとして使用してＰ型
不純物を基板の表面の近傍にイオン注入する。前記フィ
ールド酸化膜１８がアライメントキーとして提供される
ことになる。
【０００７】図５を参照すると、注入された不純物を拡
散させるために基板１０をドライブインしてＰ型ウェル
２２を設け、基板１０上の前記酸化膜１２、１８を完全
に除去する。このとき、ウェルの酸化された部位と酸化
されなかった部位の断差別によりアクティブフォト時に
使用できるアライメントキーが設けられる。
【０００８】図６を参照すると、基板１０上に第２の酸
化膜２４と第２の窒化膜２６を順に積層させる。図７を
参照すると、フォト工程によって前記第２の窒化膜２６
上にフォトレジスターパターン２８を形成し、このパタ
ーンをエッチングマスクとして使用して前記第２の窒化
膜２６をエッチングする。そして、図８を参照すると、
前記Ｐ型ウェル２２にｐチャンネルストッパーを設ける
ためのイオン注入工程を進行し、また、図９を参照する
と、Ｎ型ウェル２０にＮチャンネルストッパーを設ける
ためのイオン注入工程を進行する。
【０００９】図１０を参照すると、素子分離領域を形成
するために基板を熱処理して前記第２の窒化膜２６のな
い前記第２の酸化膜２４の部位が成長してフィールド酸
化膜３０を形成するようになる。同図における３２はＮ
チャンネルストッパーであり、３４はＰチャンネルスト
ッパーである。
【００１０】以上のように、従来の工程ではウェル形成
の際、熱処理に因る肉厚フィールド酸化膜を取除くため
にＳＢＯＥという湿式酸化膜のエッチング工程が追加的
に進行されている。前記第１の窒化膜を除去するために
リン酸ストリップ工程が追加的に進行されている。以上
の追加的に進行される工程により異常の欠陥及びその不
良が発生して半導体特性の致命的な悪影響を及ぼすこと
もある。
【００１１】このような問題点としてはウェル酸化膜の
形成工程、これを除去してやる湿式酸化膜のエッチング
工程、アクティブパターンを形成するためのフォトステ
ッパーの位置合わせの時のアライメント不良の発生、ウ
ェルパターンの断差別による後続工程の位置合わせの問
題などが有り得る。
【００１２】
【発明が解決しようとする課題】本発明の目的はこのよ
うな従来技術の問題点を解決するために複雑な工程を単
純化させることにより、その生産性を向上させることが
できる工程期間短縮型の半導体製造方法を提供すること
にある。
【００１３】
【課題を解決するための手段】前記目的を達成するため
に、本発明の方法は半導体基板上に酸化膜および第１の
窒化膜を順に積層する段階と、前記フォトエッチング工
程によって第１の導電型のウェルを形成するための領域
上の前記窒化膜を選択的にエッチングし、前記第１の導
電型の不純物をイオン注入する段階と、前記フォトエッ
チング工程のレジスターを除去し、基板の全面に第２の
窒化膜を塗布する段階と、前記フォトエッチング工程に
よってアクティブ領域上の第１、２の窒化膜を残して、
その余りの前記第１、２の窒化膜を除去する段階と、前
記フォト工程によって選択的にフィールドイオン注入を
遂行する段階と、前記フィールドイオン注入後に基板を
高温に熱処理してフィールド酸化膜を成長させると同時
にウェル拡散を遂行する段階と、前記アクティブ領域上
に残された前記第１、２の窒化膜を除去する段階とを備
えたことを特徴とする。
【００１４】要は、本発明においては前記第１の酸化膜
および第１の窒化膜の蒸着（ｄｅｐｏｓｉｔｉｏｎ）後
に、ウェルパターンを形成し、熱処理工程を進行せず
に、すぐに前記第２の窒化膜を蒸着してから、その上方
に直ぐにアクティブ領域を形成するアクティブフォトパ
ターンの作業を進行し、前記アクティブパターンの領域
を形成したうえアイソレーションのためのフィールドイ
オン注入を行ない、フィールド酸化時に先の工程におい
て進行しなかった熱処理工程をフィールド酸化の条件を
変更することによってその効果を補償して、従来、進行
していた工程を変更して、所望のパターン形成及びその
目的を達成する。
【００１５】したがって、本発明では工程を単純化させ
てその工程期間を短縮させることができて、生産性をも
向上させることができる。
【００１６】
【発明の実施の形態】以下、図１１乃至図１４に基づき
本発明の工程の順序を詳細に説明する。まず、図１１を
参照すると、前記Ｐ型半導体基板１０上に２５０オング
ストロームの前記酸化膜１２と５００オングストローム
の前記第１の窒化膜１４を順次積層する。前記窒化膜１
４上にフォトレジスターを塗布し、フォト工程を介して
前記フォトレジスターパターン１６を形成した後に、そ
の形成されたフォトレジスターパターンをエッチングマ
スクとして使用して前記第１の窒化膜１４を選択的にエ
ッチングしてウェルパターンを形成する。前記ウェルパ
ターンを形成してから、Ｎ型不純物を前記基板１０の表
面の近傍にイオン注入する。
【００１７】図１２を参照すると、前記フォトレジスタ
ーパターン１６を除去した後に１５００オングストロー
ムの前記第２の窒化膜２６を積層する。上記フォト工程
によって前記第２の窒化膜２６上に前記フォトレジスタ
ーパターン２８を形成する。
【００１８】図１３を参照すると、前記フォトレジスタ
ーパターン２８をエッチングマスクとして使用して前記
第２の窒化膜２６及び第１の窒化膜１４を選択的にエッ
チングした後、前記フォトレジスターパターン２８を取
除いてから、第１のチャンネルストップ領域を限定する
ためのフォトレジスターパターン３６を形成する。次い
で、該フォトレジスターパターン３６を第１のチャンネ
ルストップのイオン注入マスクとして使用して高濃度の
ｎ型不純物を前記半導体基板１０の表面近傍にイオン注
入する。したがって、同図に示されているように、前記
半導体基板１０の表面近傍に“−”に表示されているｎ
+イオン注入層が形成される。
【００１９】図１４を参照すると、前記フォトレジスタ
ーパターン３６を除去した後に前記フォトレジスターパ
ターン２８に対して逆相であるフォトレジスターパター
ン３８を結果物上に形成してから該フォトレジスターパ
ターン３８を第２のチャンネルストップのイオン注入マ
スクとして使用して前記半導体基板１０の表面近傍に高
濃度のｐ型不純物をイオン注入する。したがって、同図
に示されているように、前記半導体基板１０の表面近傍
に“ 。”に表示されているｐ+イオン注入層が形成され
る。
【００２０】次に、図１５を参照すると、前記フォトレ
ジスターパターン３８を除去した後、前述のようににイ
オン注入された前記半導体基板１０を１０００℃以上に
熱処理すれば、前記窒化膜１４、２６が形成されていな
い部分の第１の酸化膜１２の部位が成長して４５００オ
ングストロームの前記フィールド酸化膜３０として形成
されると共に前記半導体基板１０内に注入されたイオン
が拡散して前記Ｎ型ウェル２０（同図において“×”に
表示されている部分）が形成され、前記Ｎ型ウェル２０
内の前記フィールド酸化膜３０の下方にはｐ型チャンネ
ルストッパ（同図において“ 。”に表示されている部
分）が設けられ、前記Ｎ型ウェル２０の間に存在するｐ
型領域の前記フィールド酸化膜３０の下方にはｎ型チャ
ンネルストッパ（同図において“−”に表示されている
部分）が形成される。
【００２１】
【発明の効果】以上のように、本発明ではウェル形成時
に熱処理、前記第１の窒化膜の除去、Ｐ型ウェルのイオ
ン注入および酸化膜除去、前記第２の酸化膜および窒化
膜の沈積等の工程を除去しウェルのイオンの注入後に第
２の窒化膜を沈積し、アクティブパターンを形成したの
ち素子分離用のフィールド酸化膜形成時にウェル拡散を
同時に処理することによって、その工程期間を短縮する
ことができる。より具体的にまとめると、次のようであ
る。 １）Ｎ型ウェルの酸化工程および前処理工程のスキップ
可能 ２）第１の窒化膜を除去してやるためのリン酸ストリッ
プ工程のスキップ可能 ３）ウェルドライブインの熱処理工程および前処理工程
のスキップ可能 ４）第２の酸化膜工程および前処理工程のスキップ可能 ５）Ｐ型ウェルイオン注入のスキップ可能 ６）Ｎ型ウェルの熱処理時に酸化された酸化膜を除去し
てやる酸化膜エッチング工程のスキップ可能
【図面の簡単な説明】
【図１】 従来の半導体製造方法の工程の順序を示した
図面。
【図２】 従来の半導体製造方法の工程の順序を示した
図面。
【図３】 従来の半導体製造方法の工程の順序を示した
図面。
【図４】 従来の半導体製造方法の工程の順序を示した
図面。
【図５】 従来の半導体製造方法の工程の順序を示した
図面。
【図６】 従来の半導体製造方法の工程の順序を示した
図面。
【図７】 従来の半導体製造方法の工程の順序を示した
図面。
【図８】 従来の半導体製造方法の工程の順序を示した
図面。
【図９】 従来の半導体製造方法の工程の順序を示した
図面。
【図１０】 従来の半導体製造方法の工程の順序を示し
た図面。
【図１１】 本発明による工程期間短縮型の半導体製造
方法の工程の順序を示した図面。
【図１２】 本発明による工程期間短縮型の半導体製造
方法の工程の順序を示した図面。
【図１３】 本発明による工程期間短縮型の半導体製造
方法の工程の順序を示した図面。
【図１４】 本発明による工程期間短縮型の半導体製造
方法の工程の順序を示した図面。
【図１５】 本発明による工程期間短縮型の半導体製造
方法の工程の順序を示した図面。
【符号の説明】
１０ Ｐ型半導体基板 １２ 第１の酸化膜 １４ 第１の窒化膜 １６ フォトレジスターパターン １８ フィールド酸化膜 ２０ 拡散領域（Ｎ型ウェル） ２２ Ｐ型ウェル ２４ 第２の酸化膜 ２６ 第２の窒化膜 ２８ フォトレジスターパターン ３０ フィールド酸化膜 ３２ Ｎチャンネルストッパー ３４ Ｐチャンネルストッパー ３６ フォトレジスターパターン

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上に酸化膜および第１の窒化
    膜を順に積層する段階と、 フォトエッチング工程によって第１の導電型のウェルを
    形成するための領域上の前記窒化膜を選択的にエッチン
    グし、前記第１の導電型の不純物をイオン注入する段階
    と、 前記フォトエッチング工程のレジスターを除去し、基板
    の全面に第２の窒化膜を塗布する段階と、 前記フォトエッチング工程によってアクティブ領域上の
    前記第１、２の窒化膜を残してその余りの前記第１、２
    の窒化膜を除去する段階と、 フォト工程により選択的にフィールドイオン注入を遂行
    する段階と、 前記フィールドイオン注入後に基板を高温に熱処理して
    フィールド酸化膜を成長させると同時にウェルの拡散を
    遂行する段階と、 前記アクティブ領域上に残された前記第１、２の窒化膜
    を取り除く段階とを備えたことを特徴とする工程期間短
    縮型の半導体製造方法。
  2. 【請求項２】 前記熱処理は１０００℃以上であること
    を特徴とする請求項１記載の工程期間短縮型の半導体製
    造方法。
  3. 【請求項３】 前記第１の酸化膜の厚さは２５０オング
    ストロームであることを特徴とする請求項１記載の工程
    期間短縮型の半導体製造方法。
  4. 【請求項４】 前記第１の窒化膜の厚さが５００オング
    ストロームであることを特徴とする請求項１記載の工程
    期間短縮型の半導体製造方法。
  5. 【請求項５】 前記第２の窒化膜の厚さは１５００オン
    グストロームであることを特徴とする請求項１記載の工
    程期間短縮型の半導体製造方法。
JP8235586A 1995-12-30 1996-09-05 工程期間短縮型の半導体製造方法 Withdrawn JPH09191055A (ja)

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