JPH09213712A - 接合型電界効果トランジスタおよびその製造方法 - Google Patents
接合型電界効果トランジスタおよびその製造方法Info
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- JPH09213712A JPH09213712A JP1386496A JP1386496A JPH09213712A JP H09213712 A JPH09213712 A JP H09213712A JP 1386496 A JP1386496 A JP 1386496A JP 1386496 A JP1386496 A JP 1386496A JP H09213712 A JPH09213712 A JP H09213712A
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Abstract
(57)【要約】
【課題】ＪＦＥＴの電気特性のばらつきを低減する。
【解決手段】ｐ+ 型シリコン基板１１の表面上には低濃
度のｐ型シリコン・エピタキシャル層１２ａが設けら
れ、ｐ型シリコン・エピタキシャル層１２ａの表面上に
はさらに低濃度のｎ型シリコン・エピタキシャル層１３
ａが設けられている。所要の不純物濃度を有するｐ型ガ
ード・リング拡散領域１４は、ｎ型シリコン・エピタキ
シャル層１３ａの表面からｐ型シリコン・エピタキシャ
ル層１２ａに達している。
度のｐ型シリコン・エピタキシャル層１２ａが設けら
れ、ｐ型シリコン・エピタキシャル層１２ａの表面上に
はさらに低濃度のｎ型シリコン・エピタキシャル層１３
ａが設けられている。所要の不純物濃度を有するｐ型ガ
ード・リング拡散領域１４は、ｎ型シリコン・エピタキ
シャル層１３ａの表面からｐ型シリコン・エピタキシャ
ル層１２ａに達している。
Description
【０００１】
【発明の属する技術分野】本発明は接合型電界効果トラ
ンジスタ（ＪＦＥＴ）およびその製造方法に関する。
ンジスタ（ＪＦＥＴ）およびその製造方法に関する。
【０００２】
【従来の技術】例えばプレーナ型からなるｎチャネル型
ＪＦＥＴは、当初、例えば１０19ｃｍ-3台の不純物濃度
のｐ+ 型シリコン基板の表面上に例えば１０16ｃｍ-3台
の不純物濃度のｎ型シリコン・エピタキシャル層が設け
られたｎオンｐ+ 構造のシリコン基体に形成されてい
た。ｎ型シリコン・エピタキシャル層の表面の素子形成
領域を除いた領域にはこのｎ型シリコン・エピタキシャ
ル層の表面からｐ+ 型シリコン基板に達するｐ型ガード
・リング拡散領域が設けられており、ｎ型シリコン・エ
ピタキシャル層の表面の素子形成領域に設けられたｐ+
型ゲート拡散領域は素子形成領域を分断する姿態を有し
てｐ型ガード・リング拡散領域（およびｐ+型シリコン
基板）に接続されていた。ｐ+ 型ゲート拡散領域により
分断されたｎ型シリコン・エピタキシャル層の表面の素
子形成領域には、それぞれｐ型ガード・リング拡散領域
およびｐ+ 型ゲート拡散領域から離れた領域にｎ+ 型ソ
ース拡散領域とｎ+ 型ドレイン拡散領域とが設けられて
いた。この構造のＪＦＥＴでは（ｐ+ 型ゲート拡散領域
はｐ+ 型シリコン基板に達しておらず）、ｐ+ 型ゲート
拡散領域の底面とｐ+ 型シリコン基板の表面との間隔が
チャネルの厚さ（＝ｄ）を規定している。
ＪＦＥＴは、当初、例えば１０19ｃｍ-3台の不純物濃度
のｐ+ 型シリコン基板の表面上に例えば１０16ｃｍ-3台
の不純物濃度のｎ型シリコン・エピタキシャル層が設け
られたｎオンｐ+ 構造のシリコン基体に形成されてい
た。ｎ型シリコン・エピタキシャル層の表面の素子形成
領域を除いた領域にはこのｎ型シリコン・エピタキシャ
ル層の表面からｐ+ 型シリコン基板に達するｐ型ガード
・リング拡散領域が設けられており、ｎ型シリコン・エ
ピタキシャル層の表面の素子形成領域に設けられたｐ+
型ゲート拡散領域は素子形成領域を分断する姿態を有し
てｐ型ガード・リング拡散領域（およびｐ+型シリコン
基板）に接続されていた。ｐ+ 型ゲート拡散領域により
分断されたｎ型シリコン・エピタキシャル層の表面の素
子形成領域には、それぞれｐ型ガード・リング拡散領域
およびｐ+ 型ゲート拡散領域から離れた領域にｎ+ 型ソ
ース拡散領域とｎ+ 型ドレイン拡散領域とが設けられて
いた。この構造のＪＦＥＴでは（ｐ+ 型ゲート拡散領域
はｐ+ 型シリコン基板に達しておらず）、ｐ+ 型ゲート
拡散領域の底面とｐ+ 型シリコン基板の表面との間隔が
チャネルの厚さ（＝ｄ）を規定している。
【０００３】上記構造のシリコン基体に形成されたＪＦ
ＥＴでは、例えばｐ+ 型シリコン基板が４インチ程度の
ウェハからなるとき、電気特性のばらつきから換算した
チャネルの厚さｄのばらつきは±１０％程度になる。本
出願人はこのばらつきを±５％程度に低減する方法を、
特開昭６３−５１６７７号公報として先に出願（１９８
６年８月２０日）した。ＪＦＥＴの製造工程の断面模式
図である図６と製造工程の不純物プロファイルの概要を
示す図である図７とを参照すると、この特許公開公報に
提示したＪＦＥＴは以下のような製造工程により形成さ
れる。
ＥＴでは、例えばｐ+ 型シリコン基板が４インチ程度の
ウェハからなるとき、電気特性のばらつきから換算した
チャネルの厚さｄのばらつきは±１０％程度になる。本
出願人はこのばらつきを±５％程度に低減する方法を、
特開昭６３−５１６７７号公報として先に出願（１９８
６年８月２０日）した。ＪＦＥＴの製造工程の断面模式
図である図６と製造工程の不純物プロファイルの概要を
示す図である図７とを参照すると、この特許公開公報に
提示したＪＦＥＴは以下のような製造工程により形成さ
れる。
【０００４】まず、不純物濃度Ｎ1,3 （例えば１０19ｃ
ｍ-3台）のｐ+ 型シリコン基板３１が用意される〔図６
（ａ），図７（ａ）〕。このｐ+ 型シリコン基板３１の
表面上に、不純物濃度Ｎ2,3 （例えば１×１０15ｃｍ-3
程度）のｐ型シリコン層３２が設けられる。このｐ型シ
リコン層３２の厚さはＸ1,3 である〔図６（ｂ），図７
（ｂ）〕。なお上記特許公開公報では、このｐ型シリコ
ン層３２の形成方法は特定されていない。
ｍ-3台）のｐ+ 型シリコン基板３１が用意される〔図６
（ａ），図７（ａ）〕。このｐ+ 型シリコン基板３１の
表面上に、不純物濃度Ｎ2,3 （例えば１×１０15ｃｍ-3
程度）のｐ型シリコン層３２が設けられる。このｐ型シ
リコン層３２の厚さはＸ1,3 である〔図６（ｂ），図７
（ｂ）〕。なお上記特許公開公報では、このｐ型シリコ
ン層３２の形成方法は特定されていない。
【０００５】次に、ｎ型不純物のイオン注入により、ｐ
型シリコン層３２の表面の素子形成領域に不純物濃度が
Ｎ3,3 （例えば５×１０15ｃｍ-3程度）のｎ型拡散領域
３３を形成する。ｎ型拡散領域３３の接合の深さはＸ
2,3 （〈Ｘ1,3 ）である。このｎ型拡散領域３３の形成
に伴なって、ｐ型シリコン層３２はｎ型拡散領域３３お
よびｐ+ 型シリコン基板３１に挟まれたｐ型シリコン層
３２ａａと、ｐ型ガード・リング（拡散）領域として機
能するｐ型シリコン層３２ａｂとになる〔図６（ｃ），
図７（ｃ）〕。
型シリコン層３２の表面の素子形成領域に不純物濃度が
Ｎ3,3 （例えば５×１０15ｃｍ-3程度）のｎ型拡散領域
３３を形成する。ｎ型拡散領域３３の接合の深さはＸ
2,3 （〈Ｘ1,3 ）である。このｎ型拡散領域３３の形成
に伴なって、ｐ型シリコン層３２はｎ型拡散領域３３お
よびｐ+ 型シリコン基板３１に挟まれたｐ型シリコン層
３２ａａと、ｐ型ガード・リング（拡散）領域として機
能するｐ型シリコン層３２ａｂとになる〔図６（ｃ），
図７（ｃ）〕。
【０００６】ｐ型シリコン層３２ａｂ並びにｎ型拡散領
域３３の表面上を覆う絶縁膜３５を形成した後、公知の
フォトリソグラフィ技術と公知の不純物導入技術とによ
り、不純物濃度がＮ4,3 （例えば１０19ｃｍ-3台），接
合の深さがＸ3,3 （〈Ｘ2,3）のｐ+ 型ゲート拡散領域
３６が、ｎ型拡散領域３３の表面の所定の領域に形成さ
れる。ｐ+ 型ゲート拡散領域３６表面の両端部はｐ型シ
リコン層３２ａｂ表面に接続され、ｐ+ 型ゲート拡散領
域３６はｐ型シリコン層３２ａｂを介してｐ+型シリコ
ン基板３１に接続される。チャネルの厚さは、ｄ＝Ｘ
2,3 −Ｘ3,3 となる。さらに公知のフォトリソグラフィ
技術と公知の不純物導入技術とにより、ｎ+ 型ソース拡
散領域３７Ａおよびｎ+ 型ドレイン拡散領域３７Ｂが、
ｎ型拡散領域３３の表面の（ｐ型シリコン層３２ａｂ表
面並びにｐ+ 型ゲート拡散領域３６表面からそれぞれ隔
てられた）それぞれ所定の領域に形成される。これら一
連のイオン注入により、ｎ型拡散領域３３はｎ型拡散領
域３３ａになる。続いて、ｎ+ 型ソース拡散領域３７Ａ
およびｎ+ 型ドレイン拡散領域３７Ｂに達する開口部が
絶縁膜３５に形成され、さらにこれらの開口部を介して
それぞれｎ+ 型ソース拡散領域３７Ａおよびｎ+ 型ドレ
イン拡散領域３７Ｂに接続される金属配線３８Ａおよび
金属配線３８Ｂが形成される〔図６（ｄ），図７
（ｄ）〕。
域３３の表面上を覆う絶縁膜３５を形成した後、公知の
フォトリソグラフィ技術と公知の不純物導入技術とによ
り、不純物濃度がＮ4,3 （例えば１０19ｃｍ-3台），接
合の深さがＸ3,3 （〈Ｘ2,3）のｐ+ 型ゲート拡散領域
３６が、ｎ型拡散領域３３の表面の所定の領域に形成さ
れる。ｐ+ 型ゲート拡散領域３６表面の両端部はｐ型シ
リコン層３２ａｂ表面に接続され、ｐ+ 型ゲート拡散領
域３６はｐ型シリコン層３２ａｂを介してｐ+型シリコ
ン基板３１に接続される。チャネルの厚さは、ｄ＝Ｘ
2,3 −Ｘ3,3 となる。さらに公知のフォトリソグラフィ
技術と公知の不純物導入技術とにより、ｎ+ 型ソース拡
散領域３７Ａおよびｎ+ 型ドレイン拡散領域３７Ｂが、
ｎ型拡散領域３３の表面の（ｐ型シリコン層３２ａｂ表
面並びにｐ+ 型ゲート拡散領域３６表面からそれぞれ隔
てられた）それぞれ所定の領域に形成される。これら一
連のイオン注入により、ｎ型拡散領域３３はｎ型拡散領
域３３ａになる。続いて、ｎ+ 型ソース拡散領域３７Ａ
およびｎ+ 型ドレイン拡散領域３７Ｂに達する開口部が
絶縁膜３５に形成され、さらにこれらの開口部を介して
それぞれｎ+ 型ソース拡散領域３７Ａおよびｎ+ 型ドレ
イン拡散領域３７Ｂに接続される金属配線３８Ａおよび
金属配線３８Ｂが形成される〔図６（ｄ），図７
（ｄ）〕。
【０００７】
【発明が解決しようとする課題】上記特許公開公報で
は、ｐ+ 型シリコン基板の表面上にｎ型シリコン・エピ
タキシャル層を設けたｎオンｐ+ 構造のシリコン基体に
形成された当初の例えばｎチャネル型ＪＦＥＴのチャネ
ルの厚さｄのばらつきがｎ型シリコン・エピタキシャル
層の膜厚のばらつきに帰因するという前提に立ち、ｐ+
型シリコン基板３１の表面を覆うｐ型シリコン層３２の
表面にイオン注入によりｎ型拡散領域３３を形成してチ
ャネルの厚さｄのばらつきを低減している。上記前提の
妥当性（後述する）は別として、上記特許公開公報のＪ
ＦＥＴは結果としては目的を達成している。
は、ｐ+ 型シリコン基板の表面上にｎ型シリコン・エピ
タキシャル層を設けたｎオンｐ+ 構造のシリコン基体に
形成された当初の例えばｎチャネル型ＪＦＥＴのチャネ
ルの厚さｄのばらつきがｎ型シリコン・エピタキシャル
層の膜厚のばらつきに帰因するという前提に立ち、ｐ+
型シリコン基板３１の表面を覆うｐ型シリコン層３２の
表面にイオン注入によりｎ型拡散領域３３を形成してチ
ャネルの厚さｄのばらつきを低減している。上記前提の
妥当性（後述する）は別として、上記特許公開公報のＪ
ＦＥＴは結果としては目的を達成している。
【０００８】しかしながら上記特許公開公報のＪＦＥＴ
では、ｎチャネル型のＪＦＥＴを例にとると、ＪＦＥＴ
の素子形成領域となるｎ型拡散領域３３の形成がｐ型シ
リコン層３２表面へのイオン注入によることから、ｎ型
拡散領域３３の不純物濃度Ｎ3,3 はｐ型シリコン層３２
（ｐ型シリコン層３２ａａ，ｐ型シリコン層３２ａｂ）
の不純物濃度Ｎ2,3 より高い値となり、ｐ型ガード・リ
ング拡散領域として機能するｐ型シリコン層３２ａｂを
介してｐ+ 型シリコン基板３１に電気的に接続されるｐ
+ 型ゲート拡散領域３６の実効的なゲート抵抗が相対的
に高くなる。このため、ｐ+ 型ゲート拡散領域３６側か
らのｎ型拡散領域３３への空乏層の伸びに遅延が生じや
するなる。さらに、（上部ゲートとなる）ｐ+ 型ゲート
拡散領域３６の不純物濃度Ｎ4,3 に比べて（下部ゲート
となる）ｐ型シリコン層３２ａａの不純物濃度Ｎ2,3 は
極めて低く，ｎ型拡散領域３３の不純物濃度Ｎ3,3 より
低いため、ｐ型シリコン層３２ａａ側からのｎ型拡散領
域３３への空乏層の伸びがｐ+ 型ゲート拡散領域３６側
からのｎ型拡散領域３３への空乏層の伸びに比べて抑制
されることになり、その結果ピンチ・オフ電圧ＶP の設
計精度の確保が容易ではなくなる。さらにまた、ピンチ
・オフ電圧の絶対値｜ＶP ｜の小さなＪＦＥＴの製造が
容易ではなくなり、設計の自由度が抑制されることにな
る。
では、ｎチャネル型のＪＦＥＴを例にとると、ＪＦＥＴ
の素子形成領域となるｎ型拡散領域３３の形成がｐ型シ
リコン層３２表面へのイオン注入によることから、ｎ型
拡散領域３３の不純物濃度Ｎ3,3 はｐ型シリコン層３２
（ｐ型シリコン層３２ａａ，ｐ型シリコン層３２ａｂ）
の不純物濃度Ｎ2,3 より高い値となり、ｐ型ガード・リ
ング拡散領域として機能するｐ型シリコン層３２ａｂを
介してｐ+ 型シリコン基板３１に電気的に接続されるｐ
+ 型ゲート拡散領域３６の実効的なゲート抵抗が相対的
に高くなる。このため、ｐ+ 型ゲート拡散領域３６側か
らのｎ型拡散領域３３への空乏層の伸びに遅延が生じや
するなる。さらに、（上部ゲートとなる）ｐ+ 型ゲート
拡散領域３６の不純物濃度Ｎ4,3 に比べて（下部ゲート
となる）ｐ型シリコン層３２ａａの不純物濃度Ｎ2,3 は
極めて低く，ｎ型拡散領域３３の不純物濃度Ｎ3,3 より
低いため、ｐ型シリコン層３２ａａ側からのｎ型拡散領
域３３への空乏層の伸びがｐ+ 型ゲート拡散領域３６側
からのｎ型拡散領域３３への空乏層の伸びに比べて抑制
されることになり、その結果ピンチ・オフ電圧ＶP の設
計精度の確保が容易ではなくなる。さらにまた、ピンチ
・オフ電圧の絶対値｜ＶP ｜の小さなＪＦＥＴの製造が
容易ではなくなり、設計の自由度が抑制されることにな
る。
【０００９】したがって本発明の目的は、電気特定のば
らつきの少ないＪＦＥＴとその製造方法とを提供するこ
とにある。さらに本発明の目的は、ピンチ・オフ電圧Ｖ
P に係わる設計の自由度および精度を確保し，ゲート抵
抗の増大を抑制するとともに、チャネルの厚さのばらつ
きを低減できる構造のＪＦＥＴとその製造方法とを提供
することにある。
らつきの少ないＪＦＥＴとその製造方法とを提供するこ
とにある。さらに本発明の目的は、ピンチ・オフ電圧Ｖ
P に係わる設計の自由度および精度を確保し，ゲート抵
抗の増大を抑制するとともに、チャネルの厚さのばらつ
きを低減できる構造のＪＦＥＴとその製造方法とを提供
することにある。
【００１０】
【課題を解決するための手段】本発明のＪＦＥＴの第１
の態様は、第１の不純物濃度を有する一導電型のシリコ
ン基板と、上記第１の不純物濃度より低い第２の不純物
濃度を有し，上記シリコン基板の表面を覆う一導電型の
第１のシリコン・エピタキシャル層と、上記第２の不純
物濃度より低い第３の不純物濃度を有し，上記第１のシ
リコン・エピタキシャル層の表面を覆う逆導電型の第２
のシリコン・エピタキシャル層と、上記第１のシリコン
・エピタキシャル層に接続され，上記第２のシリコン・
エピタキシャル層の表面に設けられた一導電型のガード
・リング拡散領域と、上記第１のシリコン・エピタキシ
ャル層の表面と所要の間隔を有し，上記ガード・リング
拡散領域に接続され，上記第２のシリコン・エピタキシ
ャル層の表面に設けられた一導電型のゲート拡散領域
と、上記第２のシリコン・エピタキシャル層の表面に設
けられた逆導電型のソース拡散領域およびドレイン拡散
領域とを有している。
の態様は、第１の不純物濃度を有する一導電型のシリコ
ン基板と、上記第１の不純物濃度より低い第２の不純物
濃度を有し，上記シリコン基板の表面を覆う一導電型の
第１のシリコン・エピタキシャル層と、上記第２の不純
物濃度より低い第３の不純物濃度を有し，上記第１のシ
リコン・エピタキシャル層の表面を覆う逆導電型の第２
のシリコン・エピタキシャル層と、上記第１のシリコン
・エピタキシャル層に接続され，上記第２のシリコン・
エピタキシャル層の表面に設けられた一導電型のガード
・リング拡散領域と、上記第１のシリコン・エピタキシ
ャル層の表面と所要の間隔を有し，上記ガード・リング
拡散領域に接続され，上記第２のシリコン・エピタキシ
ャル層の表面に設けられた一導電型のゲート拡散領域
と、上記第２のシリコン・エピタキシャル層の表面に設
けられた逆導電型のソース拡散領域およびドレイン拡散
領域とを有している。
【００１１】また、本発明のＪＦＥＴの第２の態様は、
第１の不純物濃度を有する一導電型のシリコン基板と、
上記第１の不純物濃度より低い第２の不純物濃度を有
し，上記シリコン基板の表面に設けられた一導電型拡散
層と、上記第２の不純物濃度より低い第３の不純物濃度
を有し，上記一導電型拡散層の表面を覆う逆導電型のシ
リコン・エピタキシャル層と、上記一導電型拡散層に接
続され，上記シリコン・エピタキシャル層の表面に設け
られた一導電型のガード・リング拡散領域と、上記一導
電型拡散層の表面と所要の間隔を有し，上記ガード・リ
ング拡散領域に接続され，上記シリコン・エピタキシャ
ル層の表面に設けられた一導電型のゲート拡散領域と、
上記シリコン・エピタキシャル層の表面に設けられた逆
導電型のソース拡散領域およびドレイン拡散領域とを有
している。
第１の不純物濃度を有する一導電型のシリコン基板と、
上記第１の不純物濃度より低い第２の不純物濃度を有
し，上記シリコン基板の表面に設けられた一導電型拡散
層と、上記第２の不純物濃度より低い第３の不純物濃度
を有し，上記一導電型拡散層の表面を覆う逆導電型のシ
リコン・エピタキシャル層と、上記一導電型拡散層に接
続され，上記シリコン・エピタキシャル層の表面に設け
られた一導電型のガード・リング拡散領域と、上記一導
電型拡散層の表面と所要の間隔を有し，上記ガード・リ
ング拡散領域に接続され，上記シリコン・エピタキシャ
ル層の表面に設けられた一導電型のゲート拡散領域と、
上記シリコン・エピタキシャル層の表面に設けられた逆
導電型のソース拡散領域およびドレイン拡散領域とを有
している。
【００１２】本発明のＪＦＥＴの製造方法の第１の態様
は、第１の不純物濃度を有する一導電型のシリコン基板
の表面上に、この第１の不純物濃度より低い第２の不純
物濃度を有する一導電型の第１のシリコン・エピタキシ
ャル層を形成する工程と、上記第１のシリコン・エピタ
キシャル層の表面上に、上記第２の不純物濃度より低い
第３の不純物濃度を有する逆導電型の第２のシリコン・
エピタキシャル層を、低温エピタキシャル成長法により
形成する工程と、上記第２のシリコン・エピタキシャル
層の表面の素子形成領域を除いた領域に、上記第１のシ
リコン・エピタキシャル層に接続される一導電型のガー
ド・リング拡散領域を形成する工程と、上記素子形成領
域の所定の領域に、上記第１のシリコン・エピタキシャ
ル層の表面と所要の間隔を有し，上記ガード・リング拡
散領域に接続される一導電型のゲート拡散領域を形成す
る工程と、上記素子形成領域の上記ゲート拡散領域を除
いた所定の領域に、逆導電型のソース拡散領域およびド
レイン拡散領域を形成する工程とを有している。
は、第１の不純物濃度を有する一導電型のシリコン基板
の表面上に、この第１の不純物濃度より低い第２の不純
物濃度を有する一導電型の第１のシリコン・エピタキシ
ャル層を形成する工程と、上記第１のシリコン・エピタ
キシャル層の表面上に、上記第２の不純物濃度より低い
第３の不純物濃度を有する逆導電型の第２のシリコン・
エピタキシャル層を、低温エピタキシャル成長法により
形成する工程と、上記第２のシリコン・エピタキシャル
層の表面の素子形成領域を除いた領域に、上記第１のシ
リコン・エピタキシャル層に接続される一導電型のガー
ド・リング拡散領域を形成する工程と、上記素子形成領
域の所定の領域に、上記第１のシリコン・エピタキシャ
ル層の表面と所要の間隔を有し，上記ガード・リング拡
散領域に接続される一導電型のゲート拡散領域を形成す
る工程と、上記素子形成領域の上記ゲート拡散領域を除
いた所定の領域に、逆導電型のソース拡散領域およびド
レイン拡散領域を形成する工程とを有している。
【００１３】また、本発明のＪＦＥＴの製造方法の第２
の態様は、第１の不純物濃度を有する一導電型のシリコ
ン基板の表面に、この第１の不純物濃度より低い第２の
不純物濃度を有する一導電型拡散層を、逆導電型不純物
の導入により形成する工程と、上記一導電型拡散層の表
面上に、上記第２の不純物濃度より低い第３の不純物濃
度を有する逆導電型のシリコン・エピタキシャル層を、
低温エピタキシャル成長法により形成する工程と、上記
シリコン・エピタキシャル層の表面の素子形成領域を除
いた領域に、上記一導電型拡散層に接続される一導電型
のガード・リング拡散領域を形成する工程と、上記素子
形成領域の所定の領域に、上記一導電型拡散層の表面と
所要の間隔を有し，上記ガード・リング拡散領域に接続
される一導電型のゲート拡散領域を形成する工程と、上
記素子形成領域の上記ゲート拡散領域を除いた所定の領
域に、逆導電型のソース拡散領域およびドレイン拡散領
域を形成する工程とを有している。
の態様は、第１の不純物濃度を有する一導電型のシリコ
ン基板の表面に、この第１の不純物濃度より低い第２の
不純物濃度を有する一導電型拡散層を、逆導電型不純物
の導入により形成する工程と、上記一導電型拡散層の表
面上に、上記第２の不純物濃度より低い第３の不純物濃
度を有する逆導電型のシリコン・エピタキシャル層を、
低温エピタキシャル成長法により形成する工程と、上記
シリコン・エピタキシャル層の表面の素子形成領域を除
いた領域に、上記一導電型拡散層に接続される一導電型
のガード・リング拡散領域を形成する工程と、上記素子
形成領域の所定の領域に、上記一導電型拡散層の表面と
所要の間隔を有し，上記ガード・リング拡散領域に接続
される一導電型のゲート拡散領域を形成する工程と、上
記素子形成領域の上記ゲート拡散領域を除いた所定の領
域に、逆導電型のソース拡散領域およびドレイン拡散領
域を形成する工程とを有している。
【００１４】
【発明の実施の形態】まず、本発明の実施の形態の説明
に先だって、本発明に至る技術的検討の経過を説明して
おく。上記特開昭６３−５１６７７号公報のＪＦＥＴの
不具合の原因は、一導電型シリコン層の不純物濃度より
逆導電型拡散領域の不純物濃度の方が高いことにある。
熱拡散もしくはイオン注入により、一導電型シリコン層
の表面にこの不純物濃度より低い不純物濃度を有する逆
導電型拡散領域を形成することは困難である。次に、チ
ャネルの厚さのばらつきを上記特許公開公報では何故解
決できたか（という上記特許公開公報の利点）について
考察する。
に先だって、本発明に至る技術的検討の経過を説明して
おく。上記特開昭６３−５１６７７号公報のＪＦＥＴの
不具合の原因は、一導電型シリコン層の不純物濃度より
逆導電型拡散領域の不純物濃度の方が高いことにある。
熱拡散もしくはイオン注入により、一導電型シリコン層
の表面にこの不純物濃度より低い不純物濃度を有する逆
導電型拡散領域を形成することは困難である。次に、チ
ャネルの厚さのばらつきを上記特許公開公報では何故解
決できたか（という上記特許公開公報の利点）について
考察する。
【００１５】上記特許公開公報の出願（１９８６年８月
２０日）時では、シリコン・エピタキシャル層は現時点
で言う（１０００℃以上の）高温エピタキシャル成長法
により形成されていた。具体的にはジ・クロル・シラン
（ＳｉＨ2 Ｃｌ2 ），トリ・クロル・シラン（ＳｉＨＣ
ｌ3 ）もしくはテトラ・クロル・シラン（ＳｉＣｌ4）
を原料ガスとし、水素（Ｈ2 ）ガスを反応兼キャリア・
ガスとしていた。これらの高温エピタキシャル成長法で
は、シリコン・エピタキシャル層の成長速度は原料ガス
の流量により律速されており、このため同一ウェハ内で
の膜厚分布のばらつきも確かに大きかった。そのため、
当初の高濃度の一導電型シリコン基板の表面上に低濃度
の逆導電型シリコン・エピタキシャル層を設けたシリコ
ン基体のこの逆導電型シリコン・エピタキシャル層の膜
厚と、高濃度の一導電型シリコン基板を覆う低濃度の一
導電型シリコン層の表面に素子形成領域として（イオン
注入により）形成された上記特許公開公報による低濃度
（一導電型シリコン層より高濃度でかつこの一導電型シ
リコン基板より低濃度）の逆導電型拡散領域の接合の深
さとを比較すると、この逆導電型拡散領域の接合の深さ
のばらつきの方が逆導電型シリコン・エピタキシャル層
の膜厚のばらつきよりより小さくなる。
２０日）時では、シリコン・エピタキシャル層は現時点
で言う（１０００℃以上の）高温エピタキシャル成長法
により形成されていた。具体的にはジ・クロル・シラン
（ＳｉＨ2 Ｃｌ2 ），トリ・クロル・シラン（ＳｉＨＣ
ｌ3 ）もしくはテトラ・クロル・シラン（ＳｉＣｌ4）
を原料ガスとし、水素（Ｈ2 ）ガスを反応兼キャリア・
ガスとしていた。これらの高温エピタキシャル成長法で
は、シリコン・エピタキシャル層の成長速度は原料ガス
の流量により律速されており、このため同一ウェハ内で
の膜厚分布のばらつきも確かに大きかった。そのため、
当初の高濃度の一導電型シリコン基板の表面上に低濃度
の逆導電型シリコン・エピタキシャル層を設けたシリコ
ン基体のこの逆導電型シリコン・エピタキシャル層の膜
厚と、高濃度の一導電型シリコン基板を覆う低濃度の一
導電型シリコン層の表面に素子形成領域として（イオン
注入により）形成された上記特許公開公報による低濃度
（一導電型シリコン層より高濃度でかつこの一導電型シ
リコン基板より低濃度）の逆導電型拡散領域の接合の深
さとを比較すると、この逆導電型拡散領域の接合の深さ
のばらつきの方が逆導電型シリコン・エピタキシャル層
の膜厚のばらつきよりより小さくなる。
【００１６】本発明者の考えでは、上記特許公開公報に
よるＪＦＥＴにおけるチャネルの厚さのばらつきの低減
が単に形成時の上記逆導電型拡散領域の接合の深さのば
らつきの優位性のみではない。当初のＪＦＥＴは、高濃
度の一導電型ゲート拡散領域と高濃度の一導電型シリコ
ン基板との間には、低濃度の逆導電型シリコン・エピタ
キシャル層のみが存在する。これに対して上記特許公開
公報のＪＦＥＴは、高濃度の一導電型ゲート拡散領域と
高濃度の一導電型シリコン基板との間には、低濃度の逆
導電型拡散領域と低濃度の一導電型シリコン層とが介在
する。この構造上の相違により、ＪＦＥＴの形成に伴な
う熱処理における高濃度の一導電型シリコン基板からの
上記低濃度の逆導電型シリコン・エピタキシャル層と上
記低濃度の逆導電型拡散領域とへの一導電型不純物のオ
ート・ドーピングに着目すると、上記低濃度の逆導電型
拡散領域へのオート・ドーピングの方が少なくなる。す
なわち、ＪＦＥＴの形成に伴なう熱処理においても、チ
ャネルの厚さのばらつきに対しては上記特許公開公報の
ＪＦＥＴの方が有利である。
よるＪＦＥＴにおけるチャネルの厚さのばらつきの低減
が単に形成時の上記逆導電型拡散領域の接合の深さのば
らつきの優位性のみではない。当初のＪＦＥＴは、高濃
度の一導電型ゲート拡散領域と高濃度の一導電型シリコ
ン基板との間には、低濃度の逆導電型シリコン・エピタ
キシャル層のみが存在する。これに対して上記特許公開
公報のＪＦＥＴは、高濃度の一導電型ゲート拡散領域と
高濃度の一導電型シリコン基板との間には、低濃度の逆
導電型拡散領域と低濃度の一導電型シリコン層とが介在
する。この構造上の相違により、ＪＦＥＴの形成に伴な
う熱処理における高濃度の一導電型シリコン基板からの
上記低濃度の逆導電型シリコン・エピタキシャル層と上
記低濃度の逆導電型拡散領域とへの一導電型不純物のオ
ート・ドーピングに着目すると、上記低濃度の逆導電型
拡散領域へのオート・ドーピングの方が少なくなる。す
なわち、ＪＦＥＴの形成に伴なう熱処理においても、チ
ャネルの厚さのばらつきに対しては上記特許公開公報の
ＪＦＥＴの方が有利である。
【００１７】次に、本発明について図面を参照して説明
する。
する。
【００１８】ＪＦＥＴの断面模式図である図１（ａ）と
このＪＦＥＴの深さ方向の不純物プロファイルの概要を
示す図である図１（ｂ）とを参照すると、本発明の第１
の実施の形態によるＪＦＥＴは、ｎチャネル型ＪＦＥＴ
であり、以下のような構造になっている。
このＪＦＥＴの深さ方向の不純物プロファイルの概要を
示す図である図１（ｂ）とを参照すると、本発明の第１
の実施の形態によるＪＦＥＴは、ｎチャネル型ＪＦＥＴ
であり、以下のような構造になっている。
【００１９】本第１の実施の形態のシリコン基体は、ｐ
+ 型シリコン基板と、このｐ+ 型シリコン基板の表面を
覆う（ｐ+ 型シリコン基板より低濃度の）ｐ型の第１の
シリコン・エピタキシャル層と、この第１のシリコン・
エピタキシャル層の表面を覆う（第１のシリコン・エピ
タキシャル層より低濃度の）ｎ型の第２のシリコン・エ
ピタキシャル層とから構成されている。不純物濃度Ｎ
1,1 （例えば１０19ｃｍ-3台）のｐ+ 型シリコン基板１
１の表面は、残置された第１のシリコン・エピタキシャ
ル層である不純物濃度Ｎ2,1 （例えば１０17ｃｍ-3台）
のｐ型シリコン・エピタキシャル層１２ａにより覆われ
ている。ｐ型シリコン・エピタキシャル層１２ａの膜厚
（＝Ｘ1a,1−Ｘ2,1 ）は、１μｍ程度である。ｐ型シリ
コン・エピタキシャル層１２ａの表面は、残置された第
２のシリコン・エピタキシャル層であり，かつ素子形成
領域となる不純物濃度Ｎ3,1 （例えば１０16ｃｍ-3台）
のｎ型シリコン・エピタキシャル層１３ａにより覆われ
ている。ｎ型シリコン・エピタキシャル層１３ａの形成
方法の詳細については後述するが、低温エピタキシャル
成長法であることが好ましい。なお、製造方法に関わる
ことではあるが、ｎ型シリコン・エピタキシャル層１３
ａの膜厚（＝Ｘ2,1 ）は５μｍ程度であり、低温エピタ
キシャル成長法により形成されることから、ＪＦＥＴの
完成時点でのＸ2,1 のばらつきは例えば±５％程度にす
ることが可能である。
+ 型シリコン基板と、このｐ+ 型シリコン基板の表面を
覆う（ｐ+ 型シリコン基板より低濃度の）ｐ型の第１の
シリコン・エピタキシャル層と、この第１のシリコン・
エピタキシャル層の表面を覆う（第１のシリコン・エピ
タキシャル層より低濃度の）ｎ型の第２のシリコン・エ
ピタキシャル層とから構成されている。不純物濃度Ｎ
1,1 （例えば１０19ｃｍ-3台）のｐ+ 型シリコン基板１
１の表面は、残置された第１のシリコン・エピタキシャ
ル層である不純物濃度Ｎ2,1 （例えば１０17ｃｍ-3台）
のｐ型シリコン・エピタキシャル層１２ａにより覆われ
ている。ｐ型シリコン・エピタキシャル層１２ａの膜厚
（＝Ｘ1a,1−Ｘ2,1 ）は、１μｍ程度である。ｐ型シリ
コン・エピタキシャル層１２ａの表面は、残置された第
２のシリコン・エピタキシャル層であり，かつ素子形成
領域となる不純物濃度Ｎ3,1 （例えば１０16ｃｍ-3台）
のｎ型シリコン・エピタキシャル層１３ａにより覆われ
ている。ｎ型シリコン・エピタキシャル層１３ａの形成
方法の詳細については後述するが、低温エピタキシャル
成長法であることが好ましい。なお、製造方法に関わる
ことではあるが、ｎ型シリコン・エピタキシャル層１３
ａの膜厚（＝Ｘ2,1 ）は５μｍ程度であり、低温エピタ
キシャル成長法により形成されることから、ＪＦＥＴの
完成時点でのＸ2,1 のばらつきは例えば±５％程度にす
ることが可能である。
【００２０】ｎ型シリコン・エピタキシャル層１３ａの
周囲は、例えば１０17ｃｍ-3台の不純物濃度のｐ型ガー
ド・リング拡散領域１４により囲まれている。ｐ型ガー
ド・リング拡散領域１４の表面の高さとｎ型シリコン・
エピタキシャル層１３ａの表面の高さとは概ね一致して
いる。ｐ型ガード・リング拡散領域１４底面は、ｐ型シ
リコン・エピタキシャル層１２ａに達しているが、これ
に限定されるものではなく、ｐ+ 型シリコン基板１１の
表面に直接に達していてもよい。ｎ型シリコン・エピタ
キシャル層１３ａおよびｐ型ガード・リング拡散領域１
４の表面は、例えば熱酸化によるシリコン酸化膜からな
る絶縁膜１５により覆われている。ｎ型シリコン・エピ
タキシャル層１３ａの表面には、不純物濃度Ｎ4,1 （例
えば１０19ｃｍ-3台）のｐ+ 型ゲート拡散領域１６と、
ｎ+ 型ソース拡散領域１７Ａと、ｎ+ 型ドレイン拡散領
域１７Ｂとが設けられている。ｐ+ 型ゲート拡散領域１
６の接合の深さ（＝Ｘ3,1 ）は例えば２μｍ程度であ
り、本第１の実施の形態のチャネルの厚さｄ（＝Ｘ2,1
−Ｘ3,1 ）は例えば３μｍ程度である。ｐ+ 型ゲート拡
散領域１６等の直上の絶縁膜１５の膜厚（図示は省略す
るが）は１μｍ程度であり、他の部分の絶縁膜１５の膜
厚は１．５μｍ程度である。ｎ+ 型ソース拡散領域１７
Ａとｎ+ 型ドレイン拡散領域１７Ｂとに達する開口部が
絶縁膜１５に設けられ、金属配線１８Ａと金属配線１８
Ｂとがそれぞれこれらの開口部を介してｎ+ 型ソース拡
散領域１７Ａとｎ+ 型ドレイン拡散領域１７Ｂとに接続
されている。
周囲は、例えば１０17ｃｍ-3台の不純物濃度のｐ型ガー
ド・リング拡散領域１４により囲まれている。ｐ型ガー
ド・リング拡散領域１４の表面の高さとｎ型シリコン・
エピタキシャル層１３ａの表面の高さとは概ね一致して
いる。ｐ型ガード・リング拡散領域１４底面は、ｐ型シ
リコン・エピタキシャル層１２ａに達しているが、これ
に限定されるものではなく、ｐ+ 型シリコン基板１１の
表面に直接に達していてもよい。ｎ型シリコン・エピタ
キシャル層１３ａおよびｐ型ガード・リング拡散領域１
４の表面は、例えば熱酸化によるシリコン酸化膜からな
る絶縁膜１５により覆われている。ｎ型シリコン・エピ
タキシャル層１３ａの表面には、不純物濃度Ｎ4,1 （例
えば１０19ｃｍ-3台）のｐ+ 型ゲート拡散領域１６と、
ｎ+ 型ソース拡散領域１７Ａと、ｎ+ 型ドレイン拡散領
域１７Ｂとが設けられている。ｐ+ 型ゲート拡散領域１
６の接合の深さ（＝Ｘ3,1 ）は例えば２μｍ程度であ
り、本第１の実施の形態のチャネルの厚さｄ（＝Ｘ2,1
−Ｘ3,1 ）は例えば３μｍ程度である。ｐ+ 型ゲート拡
散領域１６等の直上の絶縁膜１５の膜厚（図示は省略す
るが）は１μｍ程度であり、他の部分の絶縁膜１５の膜
厚は１．５μｍ程度である。ｎ+ 型ソース拡散領域１７
Ａとｎ+ 型ドレイン拡散領域１７Ｂとに達する開口部が
絶縁膜１５に設けられ、金属配線１８Ａと金属配線１８
Ｂとがそれぞれこれらの開口部を介してｎ+ 型ソース拡
散領域１７Ａとｎ+ 型ドレイン拡散領域１７Ｂとに接続
されている。
【００２１】本第１の実施の形態のＪＦＥＴでは、素子
形成領域となるｎ型シリコン・エピタキシャル層１３ａ
の不純物濃度の設定がこれの下地をなすｐ型シリコン・
エピタキシャル層１２ａの不純物濃度に制約されること
なく行なえることから、Ｎ3,1 〈Ｎ2,1 とすることは容
易である。また、Ｎ3,1 より高い不純物濃度（Ｎ2,1に
対しては独立に制定できる）のｐ型ガード・リング拡散
領域１４を設けることも容易である。これらのことか
ら、本第１の実施の形態によるＪＦＥＴは、ピンチ・オ
フ電圧ＶP に係わる設計の自由度および精度を確保し，
ゲート抵抗の増大を抑制することが容易になる。なお、
チャネルの厚さのばらつきの抑制は製造方法に係わるこ
とである故、次に述べる製造方法の項で説明する。
形成領域となるｎ型シリコン・エピタキシャル層１３ａ
の不純物濃度の設定がこれの下地をなすｐ型シリコン・
エピタキシャル層１２ａの不純物濃度に制約されること
なく行なえることから、Ｎ3,1 〈Ｎ2,1 とすることは容
易である。また、Ｎ3,1 より高い不純物濃度（Ｎ2,1に
対しては独立に制定できる）のｐ型ガード・リング拡散
領域１４を設けることも容易である。これらのことか
ら、本第１の実施の形態によるＪＦＥＴは、ピンチ・オ
フ電圧ＶP に係わる設計の自由度および精度を確保し，
ゲート抵抗の増大を抑制することが容易になる。なお、
チャネルの厚さのばらつきの抑制は製造方法に係わるこ
とである故、次に述べる製造方法の項で説明する。
【００２２】ＪＦＥＴの主要製造工程の断面模式図であ
る図２と、このＪＦＥＴの主要製造工程での深さ方向の
不純物プロファイルの概要を示す図である図３と、図１
とを併せて参照すると、上記第１の実施の形態のＪＦＥ
Ｔは、以下のとおりに形成される。
る図２と、このＪＦＥＴの主要製造工程での深さ方向の
不純物プロファイルの概要を示す図である図３と、図１
とを併せて参照すると、上記第１の実施の形態のＪＦＥ
Ｔは、以下のとおりに形成される。
【００２３】まず、不純物濃度Ｎ1,1 （例えば１０19ｃ
ｍ-3台）のｐ+ 型シリコン基板１１が用意される〔図２
（ａ），図３（ａ）〕。このｐ+ 型シリコン基板１１の
表面上に、不純物濃度がＮ2,1 （例えば１０17ｃｍ
-3台），膜厚がＸ1,1 （例えば１μｍ程度）のｐ型シリ
コン・エピタキシャル層１２が形成される。ｐ型シリコ
ン・エピタキシャル層１２はこのｐ型シリコン・エピタ
キシャル層１２の表面上に形成されるｎ型シリコン・エ
ピタキシャル層へのｐ+ 型シリコン基板１１からのｐ型
不純物のオート・ドーピングの緩和，抑制をするために
も必要であることから、それに必要な間隔と濃度勾配と
の要求からｐ型シリコン・エピタキシャル層１２の不純
物濃度と膜厚との設定がなされる。さらにこのｐ型シリ
コン・エピタキシャル層１２の一部は下部ゲートとして
機能することから、ｎ型シリコン・エピタキシャル層側
への空乏層の伸びが支障なく行なわれるようにこのｐ型
シリコン・エピタキシャル層１２の不純物濃度の設定が
行なわれる。このｐ型シリコン・エピタキシャル層１２
の形成方法は、このｐ型シリコン・エピタキシャル層１
２に対する膜厚の精度要求が厳しくないことから、高温
エピタキシャル成長法でも低温エピタキシャル成長法で
もよい。また、本第１の実施の形態におけるこの後の熱
処理工程を勘案しても、ｐ+ 型シリコン基板１１からの
オート・ドーピングを緩和，抑制するためのｐ型シリコ
ン・エピタキシャル層１２の膜厚のしては１μｍ程度あ
れば充分である〔図２（ｂ），図３（ｂ）〕。
ｍ-3台）のｐ+ 型シリコン基板１１が用意される〔図２
（ａ），図３（ａ）〕。このｐ+ 型シリコン基板１１の
表面上に、不純物濃度がＮ2,1 （例えば１０17ｃｍ
-3台），膜厚がＸ1,1 （例えば１μｍ程度）のｐ型シリ
コン・エピタキシャル層１２が形成される。ｐ型シリコ
ン・エピタキシャル層１２はこのｐ型シリコン・エピタ
キシャル層１２の表面上に形成されるｎ型シリコン・エ
ピタキシャル層へのｐ+ 型シリコン基板１１からのｐ型
不純物のオート・ドーピングの緩和，抑制をするために
も必要であることから、それに必要な間隔と濃度勾配と
の要求からｐ型シリコン・エピタキシャル層１２の不純
物濃度と膜厚との設定がなされる。さらにこのｐ型シリ
コン・エピタキシャル層１２の一部は下部ゲートとして
機能することから、ｎ型シリコン・エピタキシャル層側
への空乏層の伸びが支障なく行なわれるようにこのｐ型
シリコン・エピタキシャル層１２の不純物濃度の設定が
行なわれる。このｐ型シリコン・エピタキシャル層１２
の形成方法は、このｐ型シリコン・エピタキシャル層１
２に対する膜厚の精度要求が厳しくないことから、高温
エピタキシャル成長法でも低温エピタキシャル成長法で
もよい。また、本第１の実施の形態におけるこの後の熱
処理工程を勘案しても、ｐ+ 型シリコン基板１１からの
オート・ドーピングを緩和，抑制するためのｐ型シリコ
ン・エピタキシャル層１２の膜厚のしては１μｍ程度あ
れば充分である〔図２（ｂ），図３（ｂ）〕。
【００２４】次に、ｐ型シリコン・エピタキシャル層１
２の表面上に、低温エピタキシャル成長法により、不純
物濃度がＮ3,1 （例えば１０16ｃｍ-3台），膜厚がＸ
2,1 （例えば５μｍ程度）のｎ型シリコン・エピタキシ
ャル層１３が形成される。ここで、Ｘ1,1 ＝Ｘ1a,1−Ｘ
2,1 である〔図２（ｃ），図３（ｃ）〕。
２の表面上に、低温エピタキシャル成長法により、不純
物濃度がＮ3,1 （例えば１０16ｃｍ-3台），膜厚がＸ
2,1 （例えば５μｍ程度）のｎ型シリコン・エピタキシ
ャル層１３が形成される。ここで、Ｘ1,1 ＝Ｘ1a,1−Ｘ
2,1 である〔図２（ｃ），図３（ｃ）〕。
【００２５】低温エピタキシャル成長法がジ・シラン
（Ｓｉ2 Ｈ6 ）を原料ガスとし，ホスフィン（ＰＨ3 ）
をドーピング・ガスとし，ヘリウム（Ｈｅ）ガスあるい
はアルゴン（Ａｒ）ガスをキャリア・ガスとした枚葉型
の減圧気相成長法（ＬＰＣＶＤ）であり、成長温度が量
産に適した７００℃程度であるならば、例えばｐ+ 型シ
リコン基板１１が４インチのウェハからなるとき、ウェ
ハ内でのｎ型シリコン・エピタキシャル層１３の膜厚の
ばらつきは±２％程度になる。なおこのとき、ｎ型シリ
コン・エピタキシャル層１３の量産性を無視して成膜速
度を低くし，６５０℃程度で成膜するならば、ウェハ内
でのｎ型シリコン・エピタキシャル層１３の膜厚のばら
つきは±１％程度になる。また、モノ・シラン（ＳｉＨ
4 ）を原料ガスに用いた場合、成長温度は５０℃程度高
くはなるが、低温エピタキシャル成長法が可能である。
低温エピタキシャル成長法によるシリコン・エピタキシ
ャル膜の膜厚のウェハ内でのばらつきが低いのは、この
成長法では成長速度がウェハ表面（近傍）でのＳｉ2 Ｈ
6 からの水素の離脱により律速されるためであり、成膜
時のウェハ内の温度分布の均一性が重要になる。
（Ｓｉ2 Ｈ6 ）を原料ガスとし，ホスフィン（ＰＨ3 ）
をドーピング・ガスとし，ヘリウム（Ｈｅ）ガスあるい
はアルゴン（Ａｒ）ガスをキャリア・ガスとした枚葉型
の減圧気相成長法（ＬＰＣＶＤ）であり、成長温度が量
産に適した７００℃程度であるならば、例えばｐ+ 型シ
リコン基板１１が４インチのウェハからなるとき、ウェ
ハ内でのｎ型シリコン・エピタキシャル層１３の膜厚の
ばらつきは±２％程度になる。なおこのとき、ｎ型シリ
コン・エピタキシャル層１３の量産性を無視して成膜速
度を低くし，６５０℃程度で成膜するならば、ウェハ内
でのｎ型シリコン・エピタキシャル層１３の膜厚のばら
つきは±１％程度になる。また、モノ・シラン（ＳｉＨ
4 ）を原料ガスに用いた場合、成長温度は５０℃程度高
くはなるが、低温エピタキシャル成長法が可能である。
低温エピタキシャル成長法によるシリコン・エピタキシ
ャル膜の膜厚のウェハ内でのばらつきが低いのは、この
成長法では成長速度がウェハ表面（近傍）でのＳｉ2 Ｈ
6 からの水素の離脱により律速されるためであり、成膜
時のウェハ内の温度分布の均一性が重要になる。
【００２６】熱酸化によるｎ型シリコン・エピタキシャ
ル層１３の表面への所要の膜厚のシリコン酸化膜（図に
明示せず）の形成，ｎ型シリコン・エピタキシャル層１
３の素子形成予定領域上を覆うフォトレジスト膜をマス
クにしたこのシリコン酸化膜のエッチング，１０６０℃
程度でのボロンの熱拡散，１１００℃程度でのボロンの
押し込み等が行なわれ、ｐ型ガード・リング拡散領域１
４が形成される。このとき、ｐ型ガード・リング拡散領
域１４の不純物濃度は１０17ｃｍ-3台である。このｐ型
ガード・リング拡散領域１４の形成により素子形成領域
となるｎ型シリコン・エピタキシャル層１３ａが残置さ
れ、さらに、ｐ型ガード・リング拡散領域１４の底面は
残置されたｐ型シリコン・エピタキシャル層１２ａに接
続される。
ル層１３の表面への所要の膜厚のシリコン酸化膜（図に
明示せず）の形成，ｎ型シリコン・エピタキシャル層１
３の素子形成予定領域上を覆うフォトレジスト膜をマス
クにしたこのシリコン酸化膜のエッチング，１０６０℃
程度でのボロンの熱拡散，１１００℃程度でのボロンの
押し込み等が行なわれ、ｐ型ガード・リング拡散領域１
４が形成される。このとき、ｐ型ガード・リング拡散領
域１４の不純物濃度は１０17ｃｍ-3台である。このｐ型
ガード・リング拡散領域１４の形成により素子形成領域
となるｎ型シリコン・エピタキシャル層１３ａが残置さ
れ、さらに、ｐ型ガード・リング拡散領域１４の底面は
残置されたｐ型シリコン・エピタキシャル層１２ａに接
続される。
【００２７】再度、熱酸化等が行なわれ、全面に１μｍ
程度の膜厚のシリコン酸化膜からなる絶縁膜１５が形成
され、ｐ+ 型ゲート拡散領域が形成される部分に開口部
を有するフォトレジスト膜をマスクにしてこのシリコン
酸化膜がエッチングされ、このフォトレジスト膜が除去
され、熱酸化によりこの開口部に膜厚２０〜３０ｎｍ程
度のシリコン酸化膜が形成された後、５０ｋｅＶ，７．
０×１０14ｃｍ-2の条件のもとでのボロンのイオン注入
と１０００℃程度でのボロンの押し込みとが行なわれ、
例えば１０19ｃｍ-3台の不純物濃度Ｎ4,1 と、例えば２
μｍ程度の接合の深さ（Ｘ3,1 ）とを有するｐ+ 型ゲー
ト拡散領域１６が形成される。再度熱酸化が行なわれ、
絶縁膜１５の膜厚はｐ+ 型ゲート拡散領域１６直上で１
μｍ程度，他の部分で１．５μｍ程度となる。同様の方
法により、ｎ+ 型ソース拡散領域１７Ａとｎ+ 型ドレイ
ン拡散領域１７Ｂとが形成され、絶縁膜にこれらに達す
る開口部が形成され、これらｎ+ 型ソース拡散領域１７
Ａおよびｎ+ 型ドレイン拡散領域１７Ｂにそれぞれ接続
される金属配線１８Ａおよび金属配線１８Ｂとが形成さ
れる〔図１（ａ），（ｂ）〕。
程度の膜厚のシリコン酸化膜からなる絶縁膜１５が形成
され、ｐ+ 型ゲート拡散領域が形成される部分に開口部
を有するフォトレジスト膜をマスクにしてこのシリコン
酸化膜がエッチングされ、このフォトレジスト膜が除去
され、熱酸化によりこの開口部に膜厚２０〜３０ｎｍ程
度のシリコン酸化膜が形成された後、５０ｋｅＶ，７．
０×１０14ｃｍ-2の条件のもとでのボロンのイオン注入
と１０００℃程度でのボロンの押し込みとが行なわれ、
例えば１０19ｃｍ-3台の不純物濃度Ｎ4,1 と、例えば２
μｍ程度の接合の深さ（Ｘ3,1 ）とを有するｐ+ 型ゲー
ト拡散領域１６が形成される。再度熱酸化が行なわれ、
絶縁膜１５の膜厚はｐ+ 型ゲート拡散領域１６直上で１
μｍ程度，他の部分で１．５μｍ程度となる。同様の方
法により、ｎ+ 型ソース拡散領域１７Ａとｎ+ 型ドレイ
ン拡散領域１７Ｂとが形成され、絶縁膜にこれらに達す
る開口部が形成され、これらｎ+ 型ソース拡散領域１７
Ａおよびｎ+ 型ドレイン拡散領域１７Ｂにそれぞれ接続
される金属配線１８Ａおよび金属配線１８Ｂとが形成さ
れる〔図１（ａ），（ｂ）〕。
【００２８】本第１の実施の形態では、ｎ型シリコン・
エピタキシャル層１３の膜厚のばらつきが±２％程度の
とき、この段階でのチャネルの厚さｄ（＝Ｘ2,1 −Ｘ
3,1 ）のばらつきは±５％程度に抑えられる。
エピタキシャル層１３の膜厚のばらつきが±２％程度の
とき、この段階でのチャネルの厚さｄ（＝Ｘ2,1 −Ｘ
3,1 ）のばらつきは±５％程度に抑えられる。
【００２９】上記第１の実施の形態において、Ｎ1,1 〉
Ｎ2,1 〉Ｎ3,1 の関係を満たすならば、上述の数値限定
されるものではない。なお、第１の実施の形態はｎチャ
ネル型ＪＦＥＴを例に説明を行なったが、本第１の実施
の形態をｐチャネル型ＪＦＥＴに適用することもでき
る。
Ｎ2,1 〉Ｎ3,1 の関係を満たすならば、上述の数値限定
されるものではない。なお、第１の実施の形態はｎチャ
ネル型ＪＦＥＴを例に説明を行なったが、本第１の実施
の形態をｐチャネル型ＪＦＥＴに適用することもでき
る。
【００３０】ＪＦＥＴの製造工程の断面模式図である図
４と、このＪＦＥＴの製造工程での深さ方向の不純物プ
ロファイルの概要を示す図である図５とを参照すると、
本発明の第２の実施の形態のＪＦＥＴもｎチャネル型Ｊ
ＦＥＴであり、上記第１の実施の形態のＪＦＥＴとの主
要な相違点はそれが形成されるシリコン基体の構造にあ
り、本実施の形態によるＪＦＥＴは以下のように形成さ
れる。
４と、このＪＦＥＴの製造工程での深さ方向の不純物プ
ロファイルの概要を示す図である図５とを参照すると、
本発明の第２の実施の形態のＪＦＥＴもｎチャネル型Ｊ
ＦＥＴであり、上記第１の実施の形態のＪＦＥＴとの主
要な相違点はそれが形成されるシリコン基体の構造にあ
り、本実施の形態によるＪＦＥＴは以下のように形成さ
れる。
【００３１】まず、不純物濃度Ｎ1,2 （例えば１０19ｃ
ｍ-3台）のｐ+ 型シリコン基板２１が用意される〔図４
（ａ），図５（ａ）〕。このｐ+ 型シリコン基板２１の
表面に、５０ｋｅＶ，１×１０12ｃｍ-2の条件での燐の
イオン注入等が行なわれ、不純物濃度がＮ2,2 （例えば
１０17ｃｍ-3台），接合の深さがＸ1,2 （例えば１μｍ
程度）のｐ型拡散層２９が形成される。これによりｐ+
型シリコン基板２１はｐ+ 型シリコン基板２１ａになる
〔図４（ｂ），図５（ｂ）〕。
ｍ-3台）のｐ+ 型シリコン基板２１が用意される〔図４
（ａ），図５（ａ）〕。このｐ+ 型シリコン基板２１の
表面に、５０ｋｅＶ，１×１０12ｃｍ-2の条件での燐の
イオン注入等が行なわれ、不純物濃度がＮ2,2 （例えば
１０17ｃｍ-3台），接合の深さがＸ1,2 （例えば１μｍ
程度）のｐ型拡散層２９が形成される。これによりｐ+
型シリコン基板２１はｐ+ 型シリコン基板２１ａになる
〔図４（ｂ），図５（ｂ）〕。
【００３２】次に、ｐ型拡散層２９の表面上に、上記第
１の実施の形態と同様の低温エピタキシャル成長法によ
り、不純物濃度がＮ3,2 （例えば１０16ｃｍ-3台），膜
厚がＸ2,2 （例えば５μｍ程度）のｎ型シリコン・エピ
タキシャル層２３が形成され、本第２の実施の形態のシ
リコン基体の形成が終了する。ここで、Ｘ1,2 ＝Ｘ1a,2
−Ｘ2,2 である〔図４（ｃ），図５（ｃ）〕。
１の実施の形態と同様の低温エピタキシャル成長法によ
り、不純物濃度がＮ3,2 （例えば１０16ｃｍ-3台），膜
厚がＸ2,2 （例えば５μｍ程度）のｎ型シリコン・エピ
タキシャル層２３が形成され、本第２の実施の形態のシ
リコン基体の形成が終了する。ここで、Ｘ1,2 ＝Ｘ1a,2
−Ｘ2,2 である〔図４（ｃ），図５（ｃ）〕。
【００３３】熱酸化によるｎ型シリコン・エピタキシャ
ル層２３の表面への所要の膜厚のシリコン酸化膜（図に
明示せず）の形成，ｎ型シリコン・エピタキシャル層２
３の素子形成予定領域上を覆うフォトレジスト膜をマス
クにしたこのシリコン酸化膜のエッチング，ボロンの熱
拡散および押し込み等が行なわれ、ｐ型ガード・リング
拡散領域２４が形成される。このとき、ｐ型ガード・リ
ング拡散領域２４の不純物濃度は１０17ｃｍ-3台であ
る。このｐ型ガード・リング拡散領域２４の形成により
素子形成領域となるｎ型シリコン・エピタキシャル層２
３ａが残置され、さらに、ｐ型ガード・リング拡散領域
２４の底面は残置されたｐ型拡散層２９ａに接続され
る。
ル層２３の表面への所要の膜厚のシリコン酸化膜（図に
明示せず）の形成，ｎ型シリコン・エピタキシャル層２
３の素子形成予定領域上を覆うフォトレジスト膜をマス
クにしたこのシリコン酸化膜のエッチング，ボロンの熱
拡散および押し込み等が行なわれ、ｐ型ガード・リング
拡散領域２４が形成される。このとき、ｐ型ガード・リ
ング拡散領域２４の不純物濃度は１０17ｃｍ-3台であ
る。このｐ型ガード・リング拡散領域２４の形成により
素子形成領域となるｎ型シリコン・エピタキシャル層２
３ａが残置され、さらに、ｐ型ガード・リング拡散領域
２４の底面は残置されたｐ型拡散層２９ａに接続され
る。
【００３４】再度、熱酸化等が行なわれ、全面に１μｍ
程度の膜厚のシリコン酸化膜からなる絶縁膜２５が形成
され、ｐ+ 型ゲート拡散領域が形成される部分に開口部
を有するフォトレジスト膜をマスクにしてこのシリコン
酸化膜がエッチングされ、このフォトレジスト膜が除去
され、熱酸化によりこの開口部に膜厚２０〜３０ｎｍ程
度のシリコン酸化膜が形成された後、５０ｋｅＶ，７．
０×１０14ｃｍ-2の条件のもとでのボロンのイオン注入
と１０００℃程度でのボロンの押し込みとが行なわれ、
例えば１０19ｃｍ-3台の不純物濃度Ｎ4,2 と、例えば２
μｍ程度の接合の深さ（Ｘ3,2 ）とを有するｐ+ 型ゲー
ト拡散領域２６が形成される。再度熱酸化が行なわれ、
絶縁膜２５の膜厚はｐ+ 型ゲート拡散領域２６直上で１
μｍ程度，他の部分で１．５μｍ程度となる。同様の方
法により、ｎ+ 型ソース拡散領域２７Ａとｎ+ 型ドレイ
ン拡散領域２７Ｂとが形成され、絶縁膜にこれらに達す
る開口部が形成され、これらｎ+ 型ソース拡散領域２７
Ａおよびｎ+ 型ドレイン拡散領域２７Ｂにそれぞれ接続
される金属配線２８Ａおよび金属配線２８Ｂとが形成さ
れる〔図４（ｄ），図５（ｄ）〕。
程度の膜厚のシリコン酸化膜からなる絶縁膜２５が形成
され、ｐ+ 型ゲート拡散領域が形成される部分に開口部
を有するフォトレジスト膜をマスクにしてこのシリコン
酸化膜がエッチングされ、このフォトレジスト膜が除去
され、熱酸化によりこの開口部に膜厚２０〜３０ｎｍ程
度のシリコン酸化膜が形成された後、５０ｋｅＶ，７．
０×１０14ｃｍ-2の条件のもとでのボロンのイオン注入
と１０００℃程度でのボロンの押し込みとが行なわれ、
例えば１０19ｃｍ-3台の不純物濃度Ｎ4,2 と、例えば２
μｍ程度の接合の深さ（Ｘ3,2 ）とを有するｐ+ 型ゲー
ト拡散領域２６が形成される。再度熱酸化が行なわれ、
絶縁膜２５の膜厚はｐ+ 型ゲート拡散領域２６直上で１
μｍ程度，他の部分で１．５μｍ程度となる。同様の方
法により、ｎ+ 型ソース拡散領域２７Ａとｎ+ 型ドレイ
ン拡散領域２７Ｂとが形成され、絶縁膜にこれらに達す
る開口部が形成され、これらｎ+ 型ソース拡散領域２７
Ａおよびｎ+ 型ドレイン拡散領域２７Ｂにそれぞれ接続
される金属配線２８Ａおよび金属配線２８Ｂとが形成さ
れる〔図４（ｄ），図５（ｄ）〕。
【００３５】上記第２の実施の形態は上記第１の実施の
形態の有する効果を有しており、上記第１の実施の形態
に比べて本第２の実施の形態の方がシリコン基体の形成
が容易である。
形態の有する効果を有しており、上記第１の実施の形態
に比べて本第２の実施の形態の方がシリコン基体の形成
が容易である。
【００３６】上記第２の実施の形態においても、
Ｎ1,2 〉Ｎ2,2 〉Ｎ3,2 の関係を満たすなば、上述の数
値限定されるものではない。なお、第２の実施の形態も
ｎチャネル型ＪＦＥＴを例に説明を行なったが、本第２
の実施の形態をｐチャネル型ＪＦＥＴに適用することが
できる。
Ｎ1,2 〉Ｎ2,2 〉Ｎ3,2 の関係を満たすなば、上述の数
値限定されるものではない。なお、第２の実施の形態も
ｎチャネル型ＪＦＥＴを例に説明を行なったが、本第２
の実施の形態をｐチャネル型ＪＦＥＴに適用することが
できる。
【００３７】
【発明の効果】以上説明したように本発明のＪＦＥＴ
は、高濃度の一導電型のシリコン基板と、このシリコン
基板に積層された低濃度の一導電型のシリコン層と、こ
の一導電型のシリコン層に積層されたさらに低濃度の逆
導電型のシリコン層とからなるシリコン基体に設けられ
ている。さらにこの逆導電型のシリコン層は低温エピタ
キシャル成長法により形成されている。さらにまた、本
発明のＪＦＥＴは、所要の不純物濃度を有し，逆導電型
シリコン層の表面から少なくとも一導電型のシリコン層
に達する一導電型のガード・リング拡散領域を有してい
る。
は、高濃度の一導電型のシリコン基板と、このシリコン
基板に積層された低濃度の一導電型のシリコン層と、こ
の一導電型のシリコン層に積層されたさらに低濃度の逆
導電型のシリコン層とからなるシリコン基体に設けられ
ている。さらにこの逆導電型のシリコン層は低温エピタ
キシャル成長法により形成されている。さらにまた、本
発明のＪＦＥＴは、所要の不純物濃度を有し，逆導電型
シリコン層の表面から少なくとも一導電型のシリコン層
に達する一導電型のガード・リング拡散領域を有してい
る。
【００３８】このような構造および製造方法から、本発
明のＪＦＥＴは、電気特定のばらつきを低減し、さら
に、ピンチ・オフ電圧に係わる設計の自由度および精度
を確保し，ゲート抵抗の増大を抑制するとともに、チャ
ネルの厚さのばらつきを低減することが容易になる。
明のＪＦＥＴは、電気特定のばらつきを低減し、さら
に、ピンチ・オフ電圧に係わる設計の自由度および精度
を確保し，ゲート抵抗の増大を抑制するとともに、チャ
ネルの厚さのばらつきを低減することが容易になる。
【図１】本発明の第１の実施の形態のＪＦＥＴの断面模
式図および不純物プロファイルの概要を示す図である。
式図および不純物プロファイルの概要を示す図である。
【図２】上記第１の実施の形態の主要製造工程の断面模
式図である。
式図である。
【図３】上記第１の実施の形態の主要製造工程の不純物
プロファイルの概要を示す図である。
プロファイルの概要を示す図である。
【図４】本発明の第２の実施の形態のＪＦＥＴの製造工
程の断面模式図である。
程の断面模式図である。
【図５】上記第２の実施の形態の製造工程の不純物プロ
ファイルの概要を示す図である。
ファイルの概要を示す図である。
【図６】従来のＪＦＥＴの製造工程の断面模式図であ
る。
る。
【図７】上記従来のＪＦＥＴの製造工程の不純物プロフ
ァイルの概要を示す図である。
ァイルの概要を示す図である。
１１，２１，２１ａ，３１ ｐ+ 型シリコン基板 １２，１２ａ ｐ型シリコン・エピタキシャル層 １３，１３ａ，２３，２３ａ ｎ型シリコン・エピタ
キシャル層 １４，２４ ｐ型ガード・リング拡散領域 １５，２５，３５ 絶縁膜 １６，２６，３６ ｐ+ 型ゲート拡散領域 １７Ａ，２７Ａ，３７Ａ ｎ+ 型ソース拡散領域 １７Ｂ，２７Ｂ，３７Ｂ ｎ+ 型ドレイン拡散領域 １８Ａ，１８Ｂ，２８Ａ，２８Ｂ，３８Ａ，３８Ｂ
金属配線 ２９，２９ａ ｐ型拡散層 ３２，３２ａａ，３２ａｂ ｐ型シリコン層 ３３，３３ａ ｎ型拡散領域
キシャル層 １４，２４ ｐ型ガード・リング拡散領域 １５，２５，３５ 絶縁膜 １６，２６，３６ ｐ+ 型ゲート拡散領域 １７Ａ，２７Ａ，３７Ａ ｎ+ 型ソース拡散領域 １７Ｂ，２７Ｂ，３７Ｂ ｎ+ 型ドレイン拡散領域 １８Ａ，１８Ｂ，２８Ａ，２８Ｂ，３８Ａ，３８Ｂ
金属配線 ２９，２９ａ ｐ型拡散層 ３２，３２ａａ，３２ａｂ ｐ型シリコン層 ３３，３３ａ ｎ型拡散領域
Claims (4)
- 【請求項１】 第１の不純物濃度を有する一導電型のシ
リコン基板と、 前記第１の不純物濃度より低い第２の不純物濃度を有
し，前記シリコン基板の表面を覆う一導電型の第１のシ
リコン・エピタキシャル層と、 前記第２の不純物濃度より低い第３の不純物濃度を有
し，前記第１のシリコン・エピタキシャル層の表面を覆
う逆導電型の第２のシリコン・エピタキシャル層と、 前記第１のシリコン・エピタキシャル層に接続され，前
記第２のシリコン・エピタキシャル層の表面に設けられ
た一導電型のガード・リング拡散領域と、 前記第１のシリコン・エピタキシャル層の表面と所要の
間隔を有し，前記ガード・リング拡散領域に接続され，
前記第２のシリコン・エピタキシャル層の表面に設けら
れた一導電型のゲート拡散領域と、 前記第２のシリコン・エピタキシャル層の表面に設けら
れた逆導電型のソース拡散領域およびドレイン拡散領域
とを有することを特徴とする接合型電界効果トランジス
タ。 - 【請求項２】 第１の不純物濃度を有する一導電型のシ
リコン基板と、 前記第１の不純物濃度より低い第２の不純物濃度を有
し，前記シリコン基板の表面に設けられた一導電型拡散
層と、 前記第２の不純物濃度より低い第３の不純物濃度を有
し，前記一導電型拡散層の表面を覆う逆導電型のシリコ
ン・エピタキシャル層と、 前記一導電型拡散層に接続され，前記シリコン・エピタ
キシャル層の表面に設けられた一導電型のガード・リン
グ拡散領域と、 前記一導電型拡散層の表面と所要の間隔を有し，前記ガ
ード・リング拡散領域に接続され，前記シリコン・エピ
タキシャル層の表面に設けられた一導電型のゲート拡散
領域と、 前記シリコン・エピタキシャル層の表面に設けられた逆
導電型のソース拡散領域およびドレイン拡散領域とを有
することを特徴とする接合型電界効果トランジスタ。 - 【請求項３】 第１の不純物濃度を有する一導電型のシ
リコン基板の表面上に、該第１の不純物濃度より低い第
２の不純物濃度を有する一導電型の第１のシリコン・エ
ピタキシャル層を形成する工程と、 前記第１のシリコン・エピタキシャル層の表面上に、前
記第２の不純物濃度より低い第３の不純物濃度を有する
逆導電型の第２のシリコン・エピタキシャル層を、低温
エピタキシャル成長法により形成する工程と、 前記第２のシリコン・エピタキシャル層の表面の素子形
成領域を除いた領域に、前記第１のシリコン・エピタキ
シャル層に接続される一導電型のガード・リング拡散領
域を形成する工程と、 前記素子形成領域の所定の領域に、前記第１のシリコン
・エピタキシャル層の表面と所要の間隔を有し，前記ガ
ード・リング拡散領域に接続される一導電型のゲート拡
散領域を形成する工程と、 前記素子形成領域の前記ゲート拡散領域を除いた所定の
領域に、逆導電型のソース拡散領域およびドレイン拡散
領域を形成する工程とを有することを特徴とする接合型
電界効果トランジスタの製造方法。 - 【請求項４】 第１の不純物濃度を有する一導電型のシ
リコン基板の表面に、該第１の不純物濃度より低い第２
の不純物濃度を有する一導電型拡散層を、逆導電型不純
物の導入により形成する工程と、 前記一導電型拡散層の表面上に、前記第２の不純物濃度
より低い第３の不純物濃度を有する逆導電型のシリコン
・エピタキシャル層を、低温エピタキシャル成長法によ
り形成する工程と、 前記シリコン・エピタキシャル層の表面の素子形成領域
を除いた領域に、前記一導電型拡散層に接続される一導
電型のガード・リング拡散領域を形成する工程と、 前記素子形成領域の所定の領域に、前記一導電型拡散層
の表面と所要の間隔を有し，前記ガード・リング拡散領
域に接続される一導電型のゲート拡散領域を形成する工
程と、 前記素子形成領域の前記ゲート拡散領域を除いた所定の
領域に、逆導電型のソース拡散領域およびドレイン拡散
領域を形成する工程とを有することを特徴とする接合型
電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8013864A JP2800753B2 (ja) | 1996-01-30 | 1996-01-30 | 接合型電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8013864A JP2800753B2 (ja) | 1996-01-30 | 1996-01-30 | 接合型電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09213712A true JPH09213712A (ja) | 1997-08-15 |
| JP2800753B2 JP2800753B2 (ja) | 1998-09-21 |
Family
ID=11845126
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8013864A Expired - Fee Related JP2800753B2 (ja) | 1996-01-30 | 1996-01-30 | 接合型電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2800753B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004221168A (ja) * | 2003-01-10 | 2004-08-05 | Sumitomo Electric Ind Ltd | 横型接合型電界効果トランジスタおよびその製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5574181A (en) * | 1978-11-29 | 1980-06-04 | Matsushita Electric Ind Co Ltd | Preparing junction type field effect transistor |
| JPS6351677A (ja) * | 1986-08-20 | 1988-03-04 | Nec Corp | 接合型電界効果トランジスタを有した半導体装置 |
-
1996
- 1996-01-30 JP JP8013864A patent/JP2800753B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5574181A (en) * | 1978-11-29 | 1980-06-04 | Matsushita Electric Ind Co Ltd | Preparing junction type field effect transistor |
| JPS6351677A (ja) * | 1986-08-20 | 1988-03-04 | Nec Corp | 接合型電界効果トランジスタを有した半導体装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004221168A (ja) * | 2003-01-10 | 2004-08-05 | Sumitomo Electric Ind Ltd | 横型接合型電界効果トランジスタおよびその製造方法 |
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| Publication number | Publication date |
|---|---|
| JP2800753B2 (ja) | 1998-09-21 |
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