JPH0922986A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0922986A JPH0922986A JP7172612A JP17261295A JPH0922986A JP H0922986 A JPH0922986 A JP H0922986A JP 7172612 A JP7172612 A JP 7172612A JP 17261295 A JP17261295 A JP 17261295A JP H0922986 A JPH0922986 A JP H0922986A
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- Japan
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- resistance
- high resistance
- wiring
- poly
- wiring layer
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Abstract
(57)【要約】
【目的】ＳＲＡＭのメモリセルの負荷抵抗を構成するポ
リシリコンの高抵抗部への不純物拡散を無くすことによ
り、高抵抗特性の安定を図る。 【構成】半導体装置の配線構造。ポリサイド構造からな
る第２配線層５は、ｐｏｌｙ−Ｓｉ（高抵抗）５−ａと
金属シリサイド（低抵抗）５−ｂで構成する。このとき
ポリシリコンは高抵抗を保つために不純物の注入は行な
わない。下部のｐｏｌｙ−Ｓｉをスルーホール４を介し
て第１配線層２との間の高抵抗として使用し、上部の金
属シリサイドを高抵抗から別配線への接続用低抵抗配線
として使用する。 【効果】熱処理工程時に高抵抗配線部分への不純物拡散
による抵抗減少はなく、特性も安定する。また抵抗の大
小はｐｏｌｙ−Ｓｉ膜厚によって制御できるため、所望
の抵抗を得ることが容易である。
リシリコンの高抵抗部への不純物拡散を無くすことによ
り、高抵抗特性の安定を図る。 【構成】半導体装置の配線構造。ポリサイド構造からな
る第２配線層５は、ｐｏｌｙ−Ｓｉ（高抵抗）５−ａと
金属シリサイド（低抵抗）５−ｂで構成する。このとき
ポリシリコンは高抵抗を保つために不純物の注入は行な
わない。下部のｐｏｌｙ−Ｓｉをスルーホール４を介し
て第１配線層２との間の高抵抗として使用し、上部の金
属シリサイドを高抵抗から別配線への接続用低抵抗配線
として使用する。 【効果】熱処理工程時に高抵抗配線部分への不純物拡散
による抵抗減少はなく、特性も安定する。また抵抗の大
小はｐｏｌｙ−Ｓｉ膜厚によって制御できるため、所望
の抵抗を得ることが容易である。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
高抵抗とそれに接続する配線構造に関するものである。
さらには、高抵抗を使用するＳＲＡＭの配線構造に関す
る。
高抵抗とそれに接続する配線構造に関するものである。
さらには、高抵抗を使用するＳＲＡＭの配線構造に関す
る。
【０００２】
【従来の技術】図３（ａ）〜図３（ｇ）は、従来の高抵
抗配線を使用した回路の断面図である。
抗配線を使用した回路の断面図である。
【０００３】図において、１は半導体基板、２はポリサ
イド構造からなる第１配線層、２−ａはｐｏｌｙ−Ｓ
ｉ、２−ｂは金属シリサイド、３は第１層間膜、４はス
ルーホール、６はｐｏｌｙ−Ｓｉからなる第２配線層
（低抵抗部分）、５−ａは第２配線層の高抵抗部分、７
は高抵抗部分を覆うレジスト、８は第２層間膜、９はコ
ンタクトホール、１０は第３配線層である。
イド構造からなる第１配線層、２−ａはｐｏｌｙ−Ｓ
ｉ、２−ｂは金属シリサイド、３は第１層間膜、４はス
ルーホール、６はｐｏｌｙ−Ｓｉからなる第２配線層
（低抵抗部分）、５−ａは第２配線層の高抵抗部分、７
は高抵抗部分を覆うレジスト、８は第２層間膜、９はコ
ンタクトホール、１０は第３配線層である。
【０００４】従来の高抵抗配線の形成法は次の通りであ
る。
る。
【０００５】まず図３（ａ）に示すように半導体基板上
にポリサイド構造からなる第１配線層を形成する。次に
第１配線層の上に第１層間膜を堆積する。ここに第１配
線層との接続を取るため図３（ｂ）に示すようにスルー
ホールをフォトリソグラフィ・エッチングにより形成す
る。次に図３（ｃ）に示すようにｐｏｌｙ−Ｓｉを堆積
し、フォトリソグラフィ・エッチングによりｐｏｌｙ−
Ｓｉから成る第２配線層を形成する。このｐｏｌｙ−Ｓ
ｉ自体が高抵抗となる。ただしこのｐｏｌｙ−Ｓｉ配線
については高抵抗として使用すると共に、その両端を低
抵抗の配線として使用するとき、高抵抗の部分と低抵抗
の部分と、それぞれ形成する必要がある。
にポリサイド構造からなる第１配線層を形成する。次に
第１配線層の上に第１層間膜を堆積する。ここに第１配
線層との接続を取るため図３（ｂ）に示すようにスルー
ホールをフォトリソグラフィ・エッチングにより形成す
る。次に図３（ｃ）に示すようにｐｏｌｙ−Ｓｉを堆積
し、フォトリソグラフィ・エッチングによりｐｏｌｙ−
Ｓｉから成る第２配線層を形成する。このｐｏｌｙ−Ｓ
ｉ自体が高抵抗となる。ただしこのｐｏｌｙ−Ｓｉ配線
については高抵抗として使用すると共に、その両端を低
抵抗の配線として使用するとき、高抵抗の部分と低抵抗
の部分と、それぞれ形成する必要がある。
【０００６】低抵抗の配線形成は次の手順で行なう。
【０００７】まず図３（ｄ）に示すようにｐｏｌｙＳｉ
上にフォトリソグラフィにより高抵抗部のみレジストで
覆う。次にイオン注入を行ない、ｐｏｌｙ−Ｓｉ中に不
純物を注入し、抵抗を下げる。このとき図３（ｅ）に示
すように高抵抗部はレジストに遮られ、不純物が入ら
ず、高抵抗を保つことができる。最後にレジストを除去
する。以上の工程によってｐｏｌｙ−Ｓｉ配線に高抵抗
部分と低抵抗部分を作り分けることができる。
上にフォトリソグラフィにより高抵抗部のみレジストで
覆う。次にイオン注入を行ない、ｐｏｌｙ−Ｓｉ中に不
純物を注入し、抵抗を下げる。このとき図３（ｅ）に示
すように高抵抗部はレジストに遮られ、不純物が入ら
ず、高抵抗を保つことができる。最後にレジストを除去
する。以上の工程によってｐｏｌｙ−Ｓｉ配線に高抵抗
部分と低抵抗部分を作り分けることができる。
【０００８】次に第２配線上に第２層間膜を堆積し、フ
ォトリソグラフィ・エッチングにより、図３（ｆ）に示
すようにｐｏｌｙ−Ｓｉと接続するコンタクトホールを
形成する。最後に金属膜を堆積し、フォトリソグラフィ
・エッチングにより第３配線層を形成する（図３
（ｇ））。
ォトリソグラフィ・エッチングにより、図３（ｆ）に示
すようにｐｏｌｙ−Ｓｉと接続するコンタクトホールを
形成する。最後に金属膜を堆積し、フォトリソグラフィ
・エッチングにより第３配線層を形成する（図３
（ｇ））。
【０００９】以上より第１配線層−第３配線層間の高抵
抗配線形成法を示した。
抗配線形成法を示した。
【００１０】
【発明が解決しようとする課題】図３（ａ）〜図３
（ｇ）の従来例の問題点は、次の通りである。
（ｇ）の従来例の問題点は、次の通りである。
【００１１】高抵抗部分に隣接するｐｏｌｙ−Ｓｉの低
抵抗部を形成するためにｐｏｌｙ−Ｓｉ中に不純物を注
入する。しかし、イオン注入実施以降の熱処理工程を経
ることによって不純物が高抵抗部へ拡散してしまう（図
４）。この結果、不純物を含まない純粋ｐｏｌｙ−Ｓｉ
部分がほとんど失われ、高抵抗を形成しようとした部分
の抵抗は減少してしまう。また、拡散の程度により抵抗
特性にバラツキが生じてしまうなど、所望の抵抗特性を
得ることが困難であった。
抵抗部を形成するためにｐｏｌｙ−Ｓｉ中に不純物を注
入する。しかし、イオン注入実施以降の熱処理工程を経
ることによって不純物が高抵抗部へ拡散してしまう（図
４）。この結果、不純物を含まない純粋ｐｏｌｙ−Ｓｉ
部分がほとんど失われ、高抵抗を形成しようとした部分
の抵抗は減少してしまう。また、拡散の程度により抵抗
特性にバラツキが生じてしまうなど、所望の抵抗特性を
得ることが困難であった。
【００１２】
【課題を解決するための手段】本発明による半導体装置
は、ｐｏｌｙ−Ｓｉ層へのイオン注入は行なわず、かつ
このｐｏｌｙ−Ｓｉ上に金属シリサイドを堆積したポリ
サイド構造をとる。これにより安定した高抵抗特性と低
抵抗配線を実現することを特徴とする。
は、ｐｏｌｙ−Ｓｉ層へのイオン注入は行なわず、かつ
このｐｏｌｙ−Ｓｉ上に金属シリサイドを堆積したポリ
サイド構造をとる。これにより安定した高抵抗特性と低
抵抗配線を実現することを特徴とする。
【００１３】
【実施例】図１（ａ）〜図１（ｆ）は本発明の１実施例
について工程順の断面図を示したものである。
について工程順の断面図を示したものである。
【００１４】５はポリサイド構造からなる第２配線層
で、５−ａは不純物を含まないポリシリコン（高抵
抗）、５−ｂは金属シリサイドである。残りの符号は従
来例と同じのため説明を省略する。
で、５−ａは不純物を含まないポリシリコン（高抵
抗）、５−ｂは金属シリサイドである。残りの符号は従
来例と同じのため説明を省略する。
【００１５】以下に実施例形成方法を説明する。スルー
ホール形成までは従来技術と同じため説明を省略する。
ホール形成までは従来技術と同じため説明を省略する。
【００１６】スルーホール形成後、図１（ｃ）に示すよ
うに第２配線層のポリシリコンを堆積する。このポリシ
リコンは高抵抗を保つために不純物の注入は行なわな
い。また、所望の抵抗を得るためにはこのｐｏｌｙ−Ｓ
ｉ膜厚を変更することによって制御する。次にこの上に
金属シリサイドを堆積し、ポリサイド構造とする。これ
をフォトリソグラフィ・エッチングにより第２配線層と
して形成する。図１（ｄ）は第２配線層形成後の断面図
である。これに第２層間膜を堆積し、フォトリソグラフ
ィ・エッチングにより、コンタクトホールを形成する
（図１（ｅ））。最後に金属層を堆積し、フォトリソグ
ラフィ・エッチングにより第３配線層として形成する
（図１（ｆ））。金属層としては、通常ポリサイド配線
に用いられるタングステンがる。他に通常用いられるも
ので構わないが、バリア性が高いものが望ましい。
うに第２配線層のポリシリコンを堆積する。このポリシ
リコンは高抵抗を保つために不純物の注入は行なわな
い。また、所望の抵抗を得るためにはこのｐｏｌｙ−Ｓ
ｉ膜厚を変更することによって制御する。次にこの上に
金属シリサイドを堆積し、ポリサイド構造とする。これ
をフォトリソグラフィ・エッチングにより第２配線層と
して形成する。図１（ｄ）は第２配線層形成後の断面図
である。これに第２層間膜を堆積し、フォトリソグラフ
ィ・エッチングにより、コンタクトホールを形成する
（図１（ｅ））。最後に金属層を堆積し、フォトリソグ
ラフィ・エッチングにより第３配線層として形成する
（図１（ｆ））。金属層としては、通常ポリサイド配線
に用いられるタングステンがる。他に通常用いられるも
ので構わないが、バリア性が高いものが望ましい。
【００１７】図２に、この実施例における電流経路の概
略を示す。第３配線層からの電流は主として抵抗の低い
第２配線層の金属シリサイド部分を通る。第２配線層か
ら第１配線層への電流経路は第２配線層金属シリサイド
から下部のｐｏｌｙ−Ｓｉを通り、スルーホールを介し
て第１配線層へ通る。すなわち、第２配線層金属シリサ
イドと第１配線層に挟まれたｐｏｌｙ−Ｓｉが高抵抗配
線部分となり、金属シリサイド部分を低抵抗配線として
使用することになる。
略を示す。第３配線層からの電流は主として抵抗の低い
第２配線層の金属シリサイド部分を通る。第２配線層か
ら第１配線層への電流経路は第２配線層金属シリサイド
から下部のｐｏｌｙ−Ｓｉを通り、スルーホールを介し
て第１配線層へ通る。すなわち、第２配線層金属シリサ
イドと第１配線層に挟まれたｐｏｌｙ−Ｓｉが高抵抗配
線部分となり、金属シリサイド部分を低抵抗配線として
使用することになる。
【００１８】なお、第１配線層を他に金属サリサイドに
置き換えてもよい。また第３配線層を他の導電層に置き
換えても形成可能である。
置き換えてもよい。また第３配線層を他の導電層に置き
換えても形成可能である。
【００１９】
【発明の効果】本発明は、第１配線層と第３配線層間に
高抵抗部分と低抵抗部分からなる第２配線層の形成にイ
オン注入を使用していない。このため熱処理工程時に高
抵抗配線部分への不純物拡散による抵抗減少はなく、特
性も安定する。
高抵抗部分と低抵抗部分からなる第２配線層の形成にイ
オン注入を使用していない。このため熱処理工程時に高
抵抗配線部分への不純物拡散による抵抗減少はなく、特
性も安定する。
【００２０】また抵抗の大小はｐｏｌｙ−Ｓｉ膜厚によ
って制御できるため、所望の抵抗を得ることが容易であ
る。
って制御できるため、所望の抵抗を得ることが容易であ
る。
【図１】本発明の一実施例の断面を製造工程順に示した
断面図である。
断面図である。
【図２】本発明の一実施例の断面図とその電流経路概略
である。
である。
【図３】従来技術例の断面を製造工程順に示した断面図
である。
である。
【図４】従来技術例の断面図と不純物拡散を示した図で
ある。
ある。
１ 半導体基板 ２ 第１配線層 ２−ａ ｐｏｌｙ−Ｓｉ ２−ｂ 金属シリサイド ３ 第１層間膜 ４ スルーホール ５ 第２配線層 ５−ａ ｐｏｌｙ−Ｓｉ（高抵抗） ５−ｂ 金属シリサイド ６ イオン注入により不純物を含むｐｏｌｙ−Ｓｉ
（低抵抗） ７ 高抵抗部分を覆うレジスト ８ 第２層間膜 ９ コンタクトホール １０ 第３配線層
（低抵抗） ７ 高抵抗部分を覆うレジスト ８ 第２層間膜 ９ コンタクトホール １０ 第３配線層
Claims (1)
- 【請求項１】高抵抗とそれに接続する低抵抗配線を不純
物の注入拡散を行なわないｐｏｌｙ−Ｓｉと金属シリサ
イドからなるポリサイド構造配線によって形成すること
を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7172612A JPH0922986A (ja) | 1995-07-07 | 1995-07-07 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7172612A JPH0922986A (ja) | 1995-07-07 | 1995-07-07 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0922986A true JPH0922986A (ja) | 1997-01-21 |
Family
ID=15945109
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7172612A Pending JPH0922986A (ja) | 1995-07-07 | 1995-07-07 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0922986A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100476395B1 (ko) * | 1998-12-24 | 2006-04-21 | 주식회사 하이닉스반도체 | 에스램의 부하저항 및 연결배선 형성 방법 |
-
1995
- 1995-07-07 JP JP7172612A patent/JPH0922986A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100476395B1 (ko) * | 1998-12-24 | 2006-04-21 | 주식회사 하이닉스반도체 | 에스램의 부하저항 및 연결배선 형성 방법 |
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