JPH09245486A

JPH09245486A - 強誘電体メモリ

Info

Publication number: JPH09245486A
Application number: JP8073224A
Authority: JP
Inventors: Hiroki Fujisawa; 宏樹藤澤; Yasushi Nagashima; 靖永島; Seiji Narui; 誠司成井; Yasunobu Aoki; 康伸青木
Original assignee: Hitachi ULSI Engineering Corp; Hitachi Ltd
Current assignee: Hitachi Ltd; Hitachi Solutions Technology Ltd
Priority date: 1996-03-04
Filing date: 1996-03-04
Publication date: 1997-09-19

Abstract

(57)【要約】（修正有）【課題】シャドーＲＡＭ等の特にリコールモード及び
リフレッシュモードにおける所要電流を削減し、シャド
ーＲＡＭ等の低消費電力化を図る。【解決手段】一対のメモリアレイＡＲＹ０及びＡＲＹ
１を設けて選択的にかつ順次交互に活性状態とし、これ
らのメモリアレイに対応してコモンソース線ＣＳＰ０及
びＣＳＮ０あるいはＣＳＰ１及びＣＳＮ１に電源電圧Ｖ
ＣＣ又は接地電位ＶＳＳが供給されることでそれぞれ選
択的に動作状態とされるセンスアンプＳＡ０及びＳＡ１
を設けるとともに、コモンソース線ＣＳＰ０及びＣＳＰ
１間ならびにＣＳＮ０及びＣＳＮ１間に、ワード線の選
択動作が終了してから対応するセンスアンプＳＡ０又は
ＳＡ１が動作状態とされるまでの間に一時的にオン状態
とされる短絡スイッチＰ１及びＮ１をそれぞれ設ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は強誘電体メモリに
関し、例えば、リコールモード及びリフレッシュモード
を有するシャドーＲＡＭ（ランダムアクセスメモリ）な
らびにその低消費電力化に利用して特に有効な技術に関
するものである。

【０００２】

【従来の技術】強誘電体キャパシタ及びアドレス選択Ｍ
ＯＳＦＥＴ（金属酸化物半導体型電界効果トランジス
タ。この明細書では、ＭＯＳＦＥＴをして絶縁ゲート型
電界効果トランジスタの総称とする）を含む強誘電体メ
モリセルが格子状に配置されてなるメモリアレイをその
基本構成要素とする強誘電体メモリがある。また、強誘
電体メモリの一種として、通常動作時には、強誘電体キ
ャパシタのプレート電位ならびにビット線のプリチャー
ジ電位を電源電圧ＶＣＣ及び接地電位ＶＳＳ間の中間電
位として揮発モードで動作させ、電源切断時には、強誘
電体キャパシタのプレート電位を接地電位ＶＳＳとして
不揮発モードで動作させるいわゆるシャドーＲＡＭが、
例えば、特開平７−２１７８４等に記載されている。

【０００３】

【発明が解決しようとする課題】上記シャドーＲＡＭに
おいて、不揮発モードにおける記憶データの保持は、強
誘電体メモリセルの強誘電体キャパシタの電極間にある
強誘電体の分極を利用して行われ、保持データの読み出
しは、予めメモリアレイの相補ビット線の非反転及び反
転信号線を電源電圧ＶＣＣ又は接地電位ＶＳＳにプリチ
ャージした後、ワード線を選択してメモリセルのアドレ
ス選択ＭＯＳＦＥＴをオン状態とし、強誘電体キャパシ
タに選択的に電荷が流れ込むことによる相補ビット線の
非反転及び反転信号線の電位変化を検出して行われる。
また、揮発モードにおける記憶データの保持は、強誘電
体の分極にともない強誘電体キャパシタの電極間容量に
蓄積される電荷を利用して行われ、保持データの読み出
しは、例えば、相補ビット線の非反転及び反転信号線を
電源電圧ＶＣＣ及び接地電位ＶＳＳ間の中間電位にプリ
チャージした後、ワード線を選択してメモリセルのアド
レス選択ＭＯＳＦＥＴをオン状態とし、電極間容量に蓄
積された電荷が放出されることによる相補ビット線の非
反転及び反転信号線の電位変化を検出して行われる。し
たがって、電源投入時、シャドーＲＡＭが不揮発モード
から揮発モードに移行する際には、不揮発モードによる
ワード線単位の読み出し動作を全ワード線について実行
し、再書き込みによって各強誘電体キャパシタの電極間
容量にその保持データに応じた電荷を蓄積させるための
いわゆるリコールモードが必要となる。

【０００４】シャドーＲＡＭのリコールモードにおい
て、相補ビット線の非反転及び反転信号線のプリチャー
ジは、選択ワード線が変わるたびに行われ、電源電圧Ｖ
ＣＣ又は接地電位ＶＳＳにプリチャージされた相補ビッ
ト線の非反転及び反転信号線の電位は、そのいずれか一
方が、選択ワード線に結合されたメモリセルの保持デー
タに応じて選択的に接地電位ＶＳＳ又は電源電圧ＶＣＣ
へ変化する。言い換えるならば、そのいずれか一方が接
地電位ＶＳＳ又は電源電圧ＶＣＣに変化した相補ビット
線の非反転又は反転信号線の電位は、次のプリチャージ
動作が行われることによって電源電圧ＶＣＣ又は接地電
位ＶＳＳに再度プリチャージされる訳であって、読み出
しに際して非反転又は反転信号線の寄生容量に蓄積され
た電荷は、使用されることなく放出される。この結果、
相応してリコールモードの所要電流が増大し、シャドー
ＲＡＭの低消費電力化が妨げられるものとなる。

【０００５】この発明の目的は、シャドーＲＡＭ等の特
にリコールモード時の所要電流を削減し、シャドーＲＡ
Ｍ等の低消費電力化を図ることにある。

【０００６】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば次の
通りである。すなわち、不揮発モード又は揮発モードで
選択的に使用可能とされ、かつ不揮発モードから揮発モ
ードへの移行に際し、ビット線を第１又は第２の電源電
圧にプリチャージしつつ行われるリコールモードを必要
とするシャドーＲＡＭ等において、メモリアレイを複数
分割して選択的にかつ順次交互に活性状態とし、これら
のメモリアレイに対応してその第１及び第２のコモンソ
ース線に第１及び第２の電源電圧がそれぞれ供給される
ことでそれぞれ選択的に動作状態とされる複数のセンス
アンプを設けるとともに、これらのセンスアンプの第１
又は第２のコモンソース線間に、ワード線の選択動作が
終了してから対応するセンスアンプの第１及び第２のコ
モンソース線に第１及び第２の電源電圧が供給されるま
での間に一時的にオン状態とされる短絡スイッチをそれ
ぞれ設ける。また、これらの短絡スイッチを、シャドー
ＲＡＭのリフレッシュモードにおいても、上記リコール
モードの場合と同じ条件で一時的にオン状態とする。

【０００８】上記した手段によれば、一方のセンスアン
プの増幅動作により対応するコモンソース線ならびにメ
モリアレイの相補ビット線の非反転又は反転信号線の寄
生容量に蓄積された電荷を、他方のセンスアンプのコモ
ンソース線に対する動作電源として活用し、これらのコ
モンソース線ならびに対応するメモリアレイの相補ビッ
ト線の非反転及び反転信号線の電位を中間電位まで高め
ることができる。この結果、シャドーＲＡＭ等の特にリ
コールモード及びリフレッシュモードの所要電流を削減
し、シャドーＲＡＭ等の低消費電力化を図ることができ
る。

【０００９】

【発明の実施の形態】図１には、この発明が適用された
シャドーＲＡＭ（強誘電体メモリ）の一実施例のブロッ
ク図が示されている。また、図２には、図１のシャドー
ＲＡＭに含まれるメモリアレイ及びその周辺部の一実施
例の部分的な回路図が示されている。さらに、図３に
は、図２のメモリアレイを構成する強誘電体メモリセル
の一実施例の情報保持特性図が示され、図４には、図１
のシャドーＲＡＭの動作モードの推移を説明するための
一実施例の概念図が示されている。これらの図をもと
に、まずこの実施例のシャドーＲＡＭの構成及び動作の
概要と強誘電体メモリセルの情報保持特性ならびにシャ
ドーＲＡＭの動作モードについて説明する。なお、図２
の各回路素子ならびに図１の各ブロックを構成する回路
素子は、特に制限されないが、公知のＭＯＳＦＥＴ集積
回路の製造技術により、単結晶シリコンのような１個の
半導体基板面上に形成される。また、図２において、そ
のチャンネル（バックゲート）部に矢印が付されるＭＯ
ＳＦＥＴはＰチャンネル型であって、矢印の付されない
ＮチャンネルＭＯＳＦＥＴと区別して示される。

【００１０】図１において、この実施例のシャドーＲＡ
Ｍは、二つのメモリアレイＡＲＹ０及びＡＲＹ１と、こ
れらのメモリアレイに対応して設けられるＸアドレスデ
コーダＸＤ０及びＸＤ１ならびにセンスアンプＳＡ０及
びＳＡ１と、センスアンプＳＡ０の左側に配置されるＹ
アドレスデコーダＹＤとを備える。

【００１１】メモリアレイＡＲＹ０及びＡＲＹ１は、い
わゆる２セル・２トランジスタ型アレイとされ、図２に
示されるように、図の垂直方向に平行して配置されるｍ
＋１本のワード線Ｗ００〜Ｗ０ｍあるいはＷ１０〜Ｗ１
ｍと、水平方向に平行して配置されるｎ＋１組の相補ビ
ット線Ｂ００＊〜Ｂ０ｎ＊あるいはＢ１０＊〜Ｂ１ｎ＊
（ここで、例えば非反転ビット線Ｂ００Ｔ及び反転ビッ
ト線Ｂ００Ｂを、合わせて相補ビット線Ｂ００＊のよう
に＊を付して表す。また、それが有効とされるとき選択
的にハイレベルとされるいわゆる非反転信号等について
はその名称の末尾にＴを付して表し、それが有効とされ
るとき選択的にロウレベルとされる反転信号等について
はその名称の末尾にＢを付して表す。以下同様）とをそ
れぞれ含む。これらのワード線及び相補ビット線の交点
には、強誘電体キャパシタＣｔ又はＣｂとアドレス選択
ＭＯＳＦＥＴＱｔ又はＱｂとからなる（ｍ＋１）×（ｎ
＋１）対の強誘電体メモリセルがそれぞれ格子状に配置
される。

【００１２】メモリアレイＡＲＹ０及びＡＲＹ１の同一
列に配置されるｍ＋１対のメモリセルの強誘電体キャパ
シタＣｔ又はＣｂの一方の電極は、その情報蓄積ノード
として、アドレス選択ＭＯＳＦＥＴＱｔ又はＱｂを介し
て対応する相補ビット線Ｂ００＊〜Ｂ０ｎ＊あるいはＢ
１０＊〜Ｂ１ｎ＊の非反転又は反転信号線にそれぞれ共
通結合される。また、メモリアレイＡＲＹ０及びＡＲＹ
１の同一行に配置されるｎ＋１対のメモリセルのアドレ
ス選択ＭＯＳＦＥＴＱｔ及びＱｂのゲートは、対応する
ワード線Ｗ００〜Ｗ０ｍあるいはＷ１０〜Ｗ１ｍにそれ
ぞれ共通結合される。メモリアレイＡＲＹ０及びＡＲＹ
１を構成するすべてのメモリセルの強誘電体キャパシタ
Ｃｔ及びＣｂの他方の電極つまりプレートには、所定の
プレート電圧ＶＰが共通に供給される。なお、プレート
電圧ＶＰは、電源電圧が投入されシャドーＲＡＭが揮発
モードとされるとき、電源電圧ＶＣＣ及び接地電位ＶＳ
Ｓ間の中間電位ＨＶＣとされ、電源電圧が切断されシャ
ドーＲＡＭが不揮発モードとされると、接地電位ＶＳＳ
つまり０Ｖとされる。

【００１３】メモリアレイＡＲＹ０及びＡＲＹ１を構成
する強誘電体メモリセルは、強誘電体キャパシタＣｔ及
びＣｂの電極間に印加される電界と電極間にある強誘電
体の分極との関係において、図３に示すような情報保持
特性を有する。すなわち、点Ａにある初期の強誘電体
は、電極間に正方向の電界＋Ｅｐが印加されることでそ
の状態を点Ｂに移行し、正方向の最大分極＋Ｐｐを生じ
る。この分極は、電界の絶対値が小さくなることで徐々
に低下するが、電界が０となる点Ｃにおいても分極＋Ｐ
ｒが残留する。一方、強誘電体の分極は、電極間に逆方
向の電界−Ｅｃが印加される点Ｄを境に反転し、電界−
Ｅｐが印加される点Ｅにおいて逆方向の最大分極−Ｐｐ
を生じる。この分極は、電界の絶対値が小さくなること
で徐々に低下するが、電界が０となる点Ｆにおいても分
極−Ｐｒが残留する。そして、正方向の電界＋Ｅｃが印
加される点Ｇを境に正転し、上記点Ｂに至る。なお、各
強誘電体メモリセルは、特に制限されないが、その強誘
電体の分極状態が＋側にあるとき論理“１”のデータを
保持するものとされ、その強誘電体の分極状態が−側に
あるときには論理“０”のデータを保持するものとされ
る。

【００１４】この実施例において、シャドーＲＡＭは、
図４に示されるように、その電源電圧が投入されている
とき、通常のダイナミック型ＲＡＭと同様、各メモリセ
ルの強誘電体キャパシタＣｔ又はＣｂの電極間容量の蓄
積電荷を利用した揮発モードで動作し、電源電圧が切断
されるときには、電極間の強誘電体の分極を利用した不
揮発モードで動作する。シャドーＲＡＭのアクセス装置
は、電源電圧が投入されると、まずリコールモード制御
信号ＲＥＣＭをハイレベルとして、メモリアレイＡＲＹ
０及びＡＲＹ１のワード線Ｗ００〜Ｗ０ｍならびにＷ１
０〜Ｗ１ｍに関する一連のリコールモードを実施した
後、リコールモード制御信号ＲＥＣＭをロウレベルに戻
して、シャドーＲＡＭを通常の揮発モードとする。な
お、リコールモードにおいて、シャドーＲＡＭは、後述
するように、不揮発モードから揮発モードへ移行するた
めの読み出し動作をワード線単位で行うが、リコールモ
ードによるこれらの読み出し動作は、実質不揮発モード
として扱われる。

【００１５】シャドーＲＡＭの電源電圧が投入されると
き、各強誘電体メモリセルの強誘電体キャパシタのプレ
ートには、前述のように、中間電位ＨＶＣのようなプレ
ート電圧ＶＰが供給され、このプレート電位が、強誘電
体キャパシタの電極間電圧を決める基準電位となる。ま
た、シャドーＲＡＭが揮発モードで非選択状態とされる
とき、メモリアレイＡＲＹ０及びＡＲＹ１の相補ビット
線Ｂ００＊〜Ｂ０ｎ＊ならびにＢ１０＊〜Ｂ１ｎ＊の非
反転及び反転信号線は上記中間電位ＨＶＣにプリチャー
ジされ、この状態が図３の電界ゼロの状態に対応する。

【００１６】一方、電源電圧が切断されたことによりシ
ャドーＲＡＭが不揮発モードとされるとき、各強誘電体
メモリを構成する強誘電体キャパシタの電極間には、同
様に電界が印加されず、その強誘電体の分極状態は、保
持データの論理値に応じて選択的に図３の点Ｃ又は点Ｆ
にあって、この状態は半永久的に変化しない。シャドー
ＲＡＭの電源電圧が投入され、リコールモードによる読
み出し動作が行われると、メモリアレイＡＲＹ０及びＡ
ＲＹ１の相補ビット線Ｂ００＊〜Ｂ０ｎ＊ならびにＢ１
０＊〜Ｂ１ｎ＊は、後述するように、まずその非反転及
び反転信号線が電源電圧ＶＣＣ又は接地電位ＶＳＳにプ
リチャージされる。各相補ビット線のプリチャージレベ
ルは、ワード線Ｗ００〜Ｗ０ｍあるいはＷ１０〜Ｗ１ｍ
の指定された１本が択一的にハイレベルとされること
で、対応するｎ＋１対の強誘電体メモリセルの情報蓄積
ノードに伝達され、これらのメモリセルの強誘電体キャ
パシタの分極状態を強制的に図３の点Ｂ又は点Ｅに移行
させる。

【００１７】シャドーＲＡＭのリコールモードがＶＣＣ
プリチャージ方式で行われメモリアレイＡＲＹ０及びＡ
ＲＹ１の相補ビット線Ｂ００＊〜Ｂ０ｎ＊ならびにＢ１
０＊〜Ｂ１ｎ＊の非反転及び反転信号線がともに電源電
圧ＶＣＣにプリチャージされるとき、論理“０”のデー
タを保持するメモリセル対のうち非反転ビット線Ｂ００
Ｔ〜Ｂ０ｎＴあるいはＢ１０Ｔ〜Ｂ１ｎＴ側に結合され
るメモリセルでは、点Ｆから点Ｂへの分極反転をともな
うため、比較的大きな正電荷の移動が必要となり、対応
する非反転ビット線の電位は比較的大きく低下する。し
かし、反転ビット線Ｂ００Ｂ〜Ｂ０ｎＢあるいはＢ１０
Ｂ〜Ｂ１ｎＢ側に結合されるメモリセルでは、分極反転
をともなわない点Ｃから点Ｂへの移行であるため、正電
荷の移動量は少なく、対応する反転ビット線の電位低下
も比較的小さい。

【００１８】一方、論理“１”のデータを保持するメモ
リセル対のうち反転ビット線Ｂ００Ｂ〜Ｂ０ｎＢあるい
はＢ１０Ｂ〜Ｂ１ｎＢ側に結合されるメモリセルでは、
点Ｆから点Ｂへの分極反転をともなうため、比較的大き
な正電荷の移動が必要となって対応する反転ビット線の
電位が比較的大きく低下する。しかし、非反転ビット線
Ｂ００Ｔ〜Ｂ０ｎＴあるいはＢ１０Ｔ〜Ｂ１ｎＴ側に結
合されるメモリセルでは、分極反転をともなわない点Ｃ
から点Ｂへの移行であるため、正電荷の移動量は少な
く、対応する非反転ビット線の電位低下も比較的小さ
い。

【００１９】相補ビット線Ｂ００＊〜Ｂ０ｎ＊ならびに
Ｂ１０＊〜Ｂ１ｎ＊におけるこれらの電位変化は、後述
するセンスアンプＳＡ０又はＳＡ１の対応する単位増幅
回路によってそれぞれ増幅され、電源電圧ＶＣＣのよう
なハイレベル又は接地電位ＶＳＳのようなロウレベルの
２値読み出し信号となり、選択ワード線に結合されるｎ
＋１対のメモリセルの強誘電体キャパシタの電極間容量
に再書き込みされる。これにより、シャドーＲＡＭは揮
発モードに移行し、アクセス装置によるデータの読み出
し又は書き込みを受け付けることができる。

【００２０】次に、シャドーＲＡＭのリコールモードが
ＶＳＳプリチャージ方式で行われ、メモリアレイＡＲＹ
０及びＡＲＹ１の相補ビット線Ｂ００＊〜Ｂ０ｎ＊なら
びにＢ１０＊〜Ｂ１ｎ＊の非反転及び反転信号線がとも
に接地電位ＶＳＳにプリチャージされるとき、論理
“０”のデータを保持するメモリセル対のうち反転ビッ
ト線Ｂ００Ｂ〜Ｂ０ｎＢあるいはＢ１０Ｂ〜Ｂ１ｎＢ側
に結合されるメモリセルでは、点Ｃから点Ｅへの分極反
転をともなうため、比較的大きな負電荷の移動が必要と
なり、対応する反転ビット線の電位は比較的大きく上昇
する。しかし、非反転ビット線Ｂ００Ｔ〜Ｂ０ｎＴある
いはＢ１０Ｔ〜Ｂ１ｎＴ側に結合されるメモリセルで
は、分極反転をともなわない点Ｆから点Ｅへの移行であ
るため、負電荷の移動量は少なく、対応する反転ビット
線の電位上昇も小さい。

【００２１】一方、論理“１”のデータを保持するメモ
リセル対のうち非反転ビット線Ｂ００Ｂ〜Ｂ０ｎＢある
いはＢ１０Ｂ〜Ｂ１ｎＢ側に結合されるメモリセルで
は、点Ｃから点Ｅへの分極反転をともなうため、比較的
大きな負電荷の移動が必要となって対応する非反転ビッ
ト線の電位が比較的大きく上昇する。しかし、反転ビッ
ト線Ｂ００Ｂ〜Ｂ０ｎＢあるいはＢ１０Ｂ〜Ｂ１ｎＢ側
に結合されるメモリセルでは、分極反転をともなわない
点Ｆから点Ｅへの移行であるため、負電荷の移動量は少
なく、対応する非反転ビット線の電位上昇も比較的小さ
い。

【００２２】相補ビット線Ｂ００＊〜Ｂ０ｎ＊ならびに
Ｂ１０＊〜Ｂ１ｎ＊におけるこれらの電位変化は、後述
するセンスアンプＳＡ０又はＳＡ１の対応する単位増幅
回路によってそれぞれ増幅され、電源電圧ＶＣＣのよう
なハイレベル又は接地電位ＶＳＳのようなロウレベルの
２値読み出し信号となり、選択ワード線に結合されるｎ
＋１対のメモリセルの強誘電体キャパシタの電極間容量
に再書き込みされる。これにより、シャドーＲＡＭは揮
発モードに移行し、アクセス装置によるデータの読み出
し又は書き込みを受け付けることができる。

【００２３】シャドーＲＡＭが揮発モードで使用される
とき、各メモリセルの強誘電体キャパシタＣｔ又はＣｂ
の電極間容量に蓄積された電荷は、アドレス選択ＭＯＳ
ＦＥＴＱｔ又はＱｂのソース領域のＰＮ接合部を介して
徐々にリークする。したがって、シャドーＲＡＭの場合
も、通常のダイナミック型ＲＡＭと同様に、強誘電体キ
ャパシタＣｔ又はＣｂのリーク特性に応じた所定の周期
ｔｒｅｆで保持データをワード線単位で読み出し、電極
間容量に再書き込みするためのリフレッシュ動作が必要
となる。これに対処するため、この実施例のシャドーＲ
ＡＭには、アドレスカウンタを含むリフレッシュコント
ローラＲＦＣが設けられるとともに、いわゆるＣＢＲ
（ＣＡＳビフォアＲＡＳ）リフレッシュサイクルが用意
され、リフレッシュコントローラＲＦＣの制御により、
ワード線Ｗ００〜Ｗ０ｍならびにＷ１０〜Ｗ１ｍに関す
る一連のリフレッシュ動作を自律的に行うことができ
る。また、シャドーＲＡＭには、リコールモード制御信
号ＲＥＣＭが用意され、このリコールモード制御信号を
ハイレベルとしたままＣＢＲリフレッシュサイクルを実
行することで、リフレッシュコントローラＲＦＣの制御
により、リコールモードによる一連のデータリコール動
作を自律的に行うことができる。

【００２４】この実施例において、シャドーＲＡＭがリ
コールモード又はリフレッシュモードとされるとき、メ
モリアレイＡＲＹ０及びＡＲＹ１のワード線Ｗ００〜Ｗ
０ｍならびにＷ１０〜Ｗ１ｍを指定するためのアドレス
信号は、後述するように、リフレッシュコントローラＲ
ＦＣからリフレッシュアドレス信号ＲＸ０〜ＲＸｉとし
て供給される。また、これらのリフレッシュアドレス信
号ＲＸ０〜ＲＸｉは、全ビット論理“０”の初期状態か
ら順次カウントアップされ、その最下位ビットつまり内
部アドレス信号Ｘ０は、メモリアレイＡＲＹ０又はＡＲ
Ｙ１を選択的に指定するために供される。したがって、
リコールモード及びリフレッシュモードにおいては、メ
モリアレイＡＲＹ０及びＡＲＹ１が順次交互に指定され
る結果となり、このことが本発明の重要な条件となる。
シャドーＲＡＭのリコールモード及びリフレッシュモー
ドについては、後で詳細に説明する。

【００２５】次に、シャドーＲＡＭで揮発モードによる
読み出し動作が行われるとき、メモリアレイＡＲＹ０及
びＡＲＹ１の相補ビット線Ｂ００＊〜Ｂ０ｎ＊ならびに
Ｂ１０＊〜Ｂ１ｎ＊の非反転及び反転信号線は、前述の
ように、中間電位ＨＶＣにプリチャージされ、これらの
相補ビット線のプリチャージ電位は、ワード線Ｗ００〜
Ｗ０ｍあるいはＷ１０〜Ｗ１ｍが択一的にハイレベルと
されるとき、対応するメモリセルの強誘電体キャパシタ
Ｃｔ又はＣｂの電極間容量に蓄積された電荷が各ビット
線の寄生容量との間でチャージシェアされることでわず
かに上昇し、又は低下する。このような非反転及び反転
信号線における電位差は、センスアンプＳＡ０又はＳＡ
１の対応する単位増幅回路によりそれぞれ増幅されて２
値読み出し信号となり、相補共通データ線ＣＤ０＊又は
ＣＤ１＊からデータ入出力回路ＩＯならびにデータ出力
端子Ｄｏｕｔを経て外部に出力される。

【００２６】つまり、この実施例のシャドーＲＡＭで揮
発モードによる通常の読み出し動作が行われるとき、選
択メモリセルの強誘電体キャパシタＣｔ又はＣｂの分極
状態は、相補ビット線Ｂ００＊〜Ｂ０ｎ＊ならびにＢ１
０＊〜Ｂ１ｎ＊の非反転及び反転信号線がプリチャージ
状態にある図２の点Ｃ又は点Ｆから増幅後のハイレベル
に対応する点Ｂあるいは増幅後のロウレベルに対応する
点Ｅの間を往復するだけであって、読み出し動作にとも
なう分極反転は生じない。このため、強誘電体メモリセ
ルの時間あたりの書き換え回数を少なくすることがで
き、これによって強誘電体メモリの耐用期間を長くする
ことができるものとされる。

【００２７】一方、シャドーＲＡＭで揮発モードによる
それまでの保持データと同一論理値のデータの書き込み
つまり非反転書き込み動作が行われるとき、選択メモリ
セルの強誘電体キャパシタＣｔ又はＣｂの分極状態は、
読み出し動作の場合と同様、相補ビット線Ｂ００＊〜Ｂ
０ｎ＊あるいはＢ１０＊〜Ｂ１ｎ＊の非反転及び反転信
号線がプリチャージ状態にある図２の点Ｃ又は点Ｆから
点Ｂ又は点Ｅとの間を往復するだけであって、分極反転
は生じない。しかし、それまでの保持データと異なる論
理値のデータの書き込みつまり反転書き込み動作が行わ
れるときには、選択メモリセルの強誘電体キャパシタＣ
ｔ又はＣｂの分極状態は、点Ｃから点Ｅあるいは点Ｆか
ら点Ｂにそれぞれ移行し、分極反転をともなう。

【００２８】図２において、センスアンプＳＡ０は、メ
モリアレイＡＲＹ０の相補ビット線Ｂ００＊〜Ｂ０ｎ＊
に対応して設けられるｎ＋１個の単位回路を備え、これ
らの単位回路のそれぞれは、ＰチャンネルＭＯＳＦＥＴ
Ｐ２及びＮチャンネルＭＯＳＦＥＴＮ２ならびにＰチャ
ンネルＭＯＳＦＥＴＰ３及びＮチャンネルＭＯＳＦＥＴ
Ｎ３からなる一対のＣＭＯＳ（相補型ＭＯＳ）インバー
タが交差結合されてなる単位増幅回路を含む。これらの
単位増幅回路を構成するＰチャンネルＭＯＳＦＥＴＰ２
及びＰ３のソースは、コモンソース線ＣＳＰ０（第１の
コモンソース線）に共通結合され、ＮチャンネルＭＯＳ
ＦＥＴＮ２及びＮ３のソースは、コモンソース線ＣＳＮ
０（第２のコモンソース線）に共通結合される。また、
ＭＯＳＦＥＴＰ２及びＮ２の共通結合されたドレインつ
まりＭＯＳＦＥＴＰ３及びＮ３の共通結合されたゲート
は、それぞれ各単位回路の非反転入出力ノードとなって
メモリアレイＡＲＹ０の対応する非反転ビット線Ｂ００
Ｔ〜Ｂ０ｎＴに結合され、ＭＯＳＦＥＴＰ２及びＮ２の
共通結合されたゲートつまりＭＯＳＦＥＴＰ３及びＮ３
の共通結合されたドレインは、それぞれ各単位回路の反
転入出力ノードとなって対応する反転ビット線Ｂ００Ｂ
〜Ｂ０ｎＢに結合される。

【００２９】センスアンプＳＡ０のコモンソース線ＣＳ
Ｐ０は、Ｐチャンネル型の駆動ＭＯＳＦＥＴＰ４を介し
て電源電圧ＶＣＣ（第１の電源電圧）に結合され、コモ
ンソース線ＣＳＮ０は、Ｎチャンネル型の駆動ＭＯＳＦ
ＥＴＮ４を介して接地電位ＶＳＳ（第２の電源電圧）に
結合される。駆動ＭＯＳＦＥＴＮ４のゲートには、非反
転内部制御信号ＰＡ０Ｔが供給され、駆動ＭＯＳＦＥＴ
Ｐ４のゲートには、その反転信号つまり反転内部制御信
号ＰＡ０Ｂが供給される。

【００３０】センスアンプＳＡ０の各単位回路は、さら
に、その非反転入出力ノードつまりメモリアレイＡＲＹ
０の非反転ビット線Ｂ００Ｔ〜Ｂ０ｎＴと非反転共通デ
ータ線ＣＤ０Ｔとの間あるいはその反転入出力ノードつ
まり反転ビット線Ｂ００Ｂ〜Ｂ０ｎＢと反転共通データ
線ＣＤ０Ｂとの間にそれぞれ設けられるＮチャンネル型
の一対のスイッチＭＯＳＦＥＴＮ８及びＮ９と、Ｎチャ
ンネル型の３個のプリチャージＭＯＳＦＥＴＮＡ〜ＮＣ
が直並列結合されてなるビット線プリチャージ回路とを
それぞれ含む。このうち、スイッチＭＯＳＦＥＴＮ８及
びＮ９のゲートは、それぞれ共通結合され、Ｙアドレス
デコーダＹＤから対応するビット線選択信号ＹＳ０〜Ｙ
Ｓｎがそれぞれ供給される。また、プリチャージＭＯＳ
ＦＥＴＮＡ〜ＮＣのゲートには、タイミング発生回路Ｔ
Ｇから内部制御信号ＰＣ０が共通に供給され、プリチャ
ージＭＯＳＦＥＴＮＢ及びＮＣの共通結合されたソース
には、所定のプリチャージ電圧ＶＣが共通に供給され
る。

【００３１】同様に、センスアンプＳＡ１は、メモリア
レイＡＲＹ１の相補ビット線Ｂ１０＊〜Ｂ１ｎ＊に対応
して設けられるｎ＋１個の単位回路を備え、これらの単
位回路のそれぞれは、ＰチャンネルＭＯＳＦＥＴＰ５及
びＮチャンネルＭＯＳＦＥＴＮ５ならびにＰチャンネル
ＭＯＳＦＥＴＰ６及びＮチャンネルＭＯＳＦＥＴＮ６か
らなる一対のＣＭＯＳインバータが交差結合されてなる
単位増幅回路を含む。各単位増幅回路を構成するＰチャ
ンネルＭＯＳＦＥＴＰ５及びＰ６のソースは、コモンソ
ース線ＣＳＰ１（第１のコモンソース線）に共通結合さ
れ、ＮチャンネルＭＯＳＦＥＴＮ５及びＮ６のソース
は、コモンソース線ＣＳＮ１（第２のコモンソース線）
に共通結合される。また、ＭＯＳＦＥＴＰ５及びＮ５の
共通結合されたドレインつまりＭＯＳＦＥＴＰ６及びＮ
６の共通結合されたゲートは、それぞれ各単位回路の非
反転入出力ノードとなってメモリアレイＡＲＹ１の対応
する非反転ビット線Ｂ１０Ｔ〜Ｂ１ｎＴに結合され、Ｍ
ＯＳＦＥＴＰ５及びＮ５の共通結合されたゲートつまり
ＭＯＳＦＥＴＰ６及びＮ６の共通結合されたドレイン
は、それぞれ各単位回路の反転入出力ノードとなってメ
モリアレイＡＲＹ１の対応する反転ビット線Ｂ１０Ｂ〜
Ｂ１ｎＢに結合される。

【００３２】センスアンプＳＡ１のコモンソース線ＣＳ
Ｐ１は、Ｐチャンネル型の駆動ＭＯＳＦＥＴＰ７を介し
て電源電圧ＶＣＣに結合され、コモンソース線ＣＳＮ１
は、Ｎチャンネル型の駆動ＭＯＳＦＥＴＮ７を介して接
地電位ＶＳＳに結合される。駆動ＭＯＳＦＥＴＮ７のゲ
ートには、タイミング発生回路ＴＧから非反転内部制御
信号ＰＡ１Ｔが供給され、駆動ＭＯＳＦＥＴＰ７のゲー
トには、その反転信号つまり反転内部制御信号ＰＡ１Ｂ
が供給される。

【００３３】センスアンプＳＡ１の各単位回路は、さら
に、その非反転入出力ノードつまりメモリアレイＡＲＹ
１の非反転ビット線Ｂ１０Ｔ〜Ｂ１ｎＴと非反転共通デ
ータ線ＣＤ１Ｔとの間あるいはその反転入出力ノードつ
まり反転ビット線Ｂ１０Ｂ〜Ｂ１ｎＢと反転共通データ
線ＣＤ１Ｂとの間にそれぞれ設けられるＮチャンネル型
の一対のスイッチＭＯＳＦＥＴＮＤ及びＮＥと、Ｎチャ
ンネル型の３個のプリチャージＭＯＳＦＥＴＮＦ〜ＮＨ
が直並列結合されてなるビット線プリチャージ回路とを
それぞれ含む。このうち、スイッチＭＯＳＦＥＴＮＤ及
びＮＥのゲートは、それぞれ共通結合され、Ｙアドレス
デコーダＹＤから対応するビット線選択信号ＹＳ０〜Ｙ
Ｓｎがそれぞれ供給される。また、プリチャージＭＯＳ
ＦＥＴＮＦ〜ＮＨのゲートには、タイミング発生回路Ｔ
Ｇから内部制御信号ＰＣ１が共通に供給され、プリチャ
ージＭＯＳＦＥＴＮＧ及びＮＨの共通結合されたソース
には、プリチャージ電圧ＶＣが共通に供給される。

【００３４】シャドーＲＡＭが揮発モードによる通常の
非選択状態とされるとき、内部制御信号ＰＣ０及びＰＣ
１は、ともに電源電圧ＶＣＣのようなハイレベルとさ
れ、シャドーＲＡＭが選択状態とされると、その一方が
所定のタイミングで選択的に接地電位ＶＳＳのようなロ
ウレベルとされる。

【００３５】一方、シャドーＲＡＭが不揮発モードによ
るリコールモードあるいは揮発モードによるリフレッシ
ュモードとされるとき、メモリアレイＡＲＹ０及びＡＲ
Ｙ１のワード線Ｗ００〜Ｗ０ｍならびにＷ１０〜Ｗ１ｍ
は、前述のように、リフレッシュアドレス信号ＲＸ０〜
ＲＸｉにより指定され、メモリアレイＡＲＹ０及びＡＲ
Ｙ１つまりセンスアンプＳＡ０及びＳＡ１は、順次交互
に活性状態とされる。シャドーＲＡＭがリコールモード
又はリフレッシュモードとされ、先頭ワード線つまりメ
モリアレイＡＲＹ０のワード線Ｗ００に関するリコール
動作又はリフレッシュ動作が開始される直前の非選択状
態において、内部制御信号ＰＣ０及びＰＣ１は、シャド
ーＲＡＭのプリチャージ方式に応じて選択的に高電圧Ｖ
ＣＨ又は電源電圧ＶＣＣのハイレベルとされる。そし
て、シャドーＲＡＭがメモリアレイＡＲＹ０を活性状態
とすべく選択状態とされると、まず内部制御信号ＰＣ０
がロウレベルとされるが、この内部制御信号ＰＣ０は、
シャドーＲＡＭが非選択状態とされた後もロウレベルの
ままとされ、シャドーＲＡＭが次にメモリアレイＡＲＹ
１を活性状態とすべく選択状態とされたとき、後述する
コモンソース線短絡回路ＣＳＳＣによるコモンソース線
ＣＳＰ０及びＣＳＰ１間ならびにＣＳＮ０及びＣＳＮ１
間の短絡動作が終了した時点でハイレベルとされる。

【００３６】同様に、内部制御信号ＰＣ１は、シャドー
ＲＡＭがメモリアレイＡＲＹ１を活性状態とすべく選択
状態とされたのを受けてロウレベルとされるが、シャド
ーＲＡＭが非選択状態とされた後もロウレベルのままと
され、シャドーＲＡＭが次にメモリアレイＡＲＹ０を活
性状態とすべく選択状態とされたとき、コモンソース線
短絡回路ＣＳＳＣによるコモンソース線ＣＳＰ０及びＣ
ＳＰ１間ならびにＣＳＮ０及びＣＳＮ１間の短絡動作が
終了した時点でハイレベルとされる。

【００３７】プリチャージ電圧ＶＣは、シャドーＲＡＭ
が揮発モードとされるとき、中間電位ＨＶＣとされ、シ
ャドーＲＡＭがリコールモードとされるときには、ＶＣ
Ｃプリチャージ方式が採られる場合で電源電圧ＶＣＣと
され、ＶＳＳプリチャージ方式を採られる場合には接地
電位ＶＳＳとされる。

【００３８】シャドーＲＡＭが揮発モードで非選択状態
とされるとき、センスアンプＳＡ０及びＳＡ１の各単位
回路のビット線プリチャージ回路を構成するプリチャー
ジＭＯＳＦＥＴＮＡ〜ＮＣならびにＮＦ〜ＮＨは、内部
制御信号ＰＣ０又はＰＣ１のハイレベルを受けてそれぞ
れ選択的にオン状態となり、メモリアレイＡＲＹ０又は
ＡＲＹ１の相補ビット線Ｂ００＊〜Ｂ０ｎ＊あるいはＢ
１０＊〜Ｂ１ｎ＊の非反転及び反転信号線を中間電位Ｈ
ＶＣにプリチャージする。また、シャドーＲＡＭがリコ
ールモードで非選択状態とされるときには、やはり内部
制御信号ＰＣ０又はＰＣ１のハイレベルを受けてオン状
態となり、相補ビット線Ｂ００＊〜Ｂ０ｎ＊あるいはＢ
１０＊〜Ｂ１ｎ＊の非反転及び反転信号線をプリチャー
ジ方式に応じて選択的に電源電圧ＶＣＣ又は接地電位Ｖ
ＳＳとする。

【００３９】センスアンプＳＡ０及びＳＡ１の各単位回
路の単位増幅回路は、非反転内部制御信号ＰＡ０Ｔ又は
ＰＡ１Ｔがハイレベルとされ反転内部制御信号ＰＡ０Ｂ
又はＰＡ１Ｂがロウレベルとされるとき、駆動ＭＯＳＦ
ＥＴＮ４及びＰ４あるいはＮ７及びＰ７がオン状態とさ
れ、コモンソース線ＣＳＰ０及びＣＳＮ０あるいはＣＳ
Ｐ１及びＣＳＮ１を介して電源電圧ＶＣＣ及び接地電位
ＶＳＳがそれぞれ供給されることで選択的にかつ一斉に
動作状態とされる。この動作状態において、各単位増幅
回路は、メモリアレイＡＲＹ０又はＡＲＹ１の選択ワー
ド線に結合されるｎ＋１対のメモリセルから対応する相
補ビット線Ｂ００＊〜Ｂ０ｎ＊あるいはＢ１０＊〜Ｂ１
ｎ＊を介して出力される微小読み出し信号をそれぞれ増
幅して、ハイレベル又はロウレベルの２値読み出し信号
とする。各単位回路のスイッチＭＯＳＦＥＴＮ８及びＮ
９ならびにＮＤ及びＮＥは、対応するビット線選択信号
ＹＳ０〜ＹＳｎのハイレベルを受けてそれぞれ選択的に
オン状態となり、メモリアレイＡＲＹ０又はＡＲＹ１の
対応する相補ビット線Ｂ００＊〜Ｂ０ｎ＊あるいはＢ１
０＊〜Ｂ１ｎ＊と相補共通データ線ＣＤ０＊又はＣＤ１
＊すなわちデータ入出力回路ＩＯとの間を選択的に接続
状態とする。

【００４０】この実施例において、センスアンプＳＡ０
のコモンソース線ＣＳＰ０は、コモンソース線短絡回路
ＣＳＳＣの短絡スイッチつまりＰチャンネルＭＯＳＦＥ
ＴＰ１を介してセンスアンプＳＡ１のコモンソース線Ｃ
ＳＰ１に結合され、センスアンプＳＡ０のコモンソース
線ＣＳＮ０は、コモンソース線短絡回路ＣＳＳＣのもう
一つの短絡スイッチつまりＮチャンネルＭＯＳＦＥＴＮ
１を介してセンスアンプＳＡ１のコモンソース線ＣＳＮ
１に結合される。コモンソース線短絡回路ＣＳＳＣのス
イッチＭＯＳＦＥＴＮ１のゲートには、タイミング発生
回路ＴＧから非反転内部制御信号ＳＣＴが供給され、ス
イッチＭＯＳＦＥＴＰ１のゲートには、その反転信号つ
まり反転内部制御信号ＳＣＢが供給される。

【００４１】非反転内部制御信号ＳＣＴは、シャドーＲ
ＡＭが揮発モードとされるとき、定常的に接地電位ＶＳ
Ｓのようなロウレベルとされる。また、シャドーＲＡＭ
が不揮発モードによるリコールモード又は揮発モードに
よるリフレッシュモードとされるときには、通常ロウレ
ベルとされ、シャドーＲＡＭが選択状態とされると、ワ
ード線選択動作が終了してからセンスアンプＳＡ０又は
ＳＡ１が動作状態とされるまでの間に一時的に電源電圧
ＶＣＣのようなハイレベルとされる。言うまでもなく、
反転内部制御信号ＳＣＢは、非反転内部制御信号ＳＣＴ
とは相補的な条件で選択的にハイレベル又はロウレベル
とされる。

【００４２】これにより、コモンソース線短絡回路ＣＳ
ＳＣのスイッチＭＯＳＦＥＴＰ１及びＮ１は、シャドー
ＲＡＭがリコールモード又はリフレッシュモードで選択
状態とされるとき、ワード線選択動作が終了してからセ
ンスアンプＳＡ０又はＳＡ１が動作状態とされるまでの
間に一時的にオン状態となり、メモリアレイＡＲＹ０の
コモンソース線ＣＳＰ０及びＣＳＮ０とメモリアレイＡ
ＲＹ１のコモンソース線ＣＳＰ１及びＣＳＮ１との間を
それぞれ選択的に短絡する。

【００４３】このとき、内部制御信号ＰＣ０及びＰＣ１
は、前述のように、対応するメモリアレイＡＲＹ０又は
ＡＲＹ１が活性状態とされることでロウレベルとされた
後、他方のメモリアレイＡＲＹ１又はＡＲＹ０が活性状
態とされこのコモンソース線短絡回路ＣＳＳＣによるコ
モンソース線ＣＳＰ０及びＣＳＰ１間ならびにＣＳＮ０
及びＣＳＮ１間の短絡動作が終了した時点でハイレベル
に戻される。言い換えるならば、コモンソース線短絡回
路ＣＳＳＣのスイッチＭＯＳＦＥＴＰ１及びＮ１による
コモンソース線ＣＳＰ０及びＣＳＰ１間ならびにＣＳＮ
０及びＣＳＮ１間の短絡動作が行われるとき、直前のサ
イクルで活性状態とされたメモリアレイＡＲＹ０又はＡ
ＲＹ１の相補ビット線Ｂ００＊〜Ｂ０ｎ＊あるいはＢ１
０＊〜Ｂ１ｎ＊の非反転及び反転信号線の寄生容量に
は、センスアンプＳＡ０又はＳＡ１により増幅された２
値読み出し信号のハイレベル又はロウレベルがプリチャ
ージされることなく残されており、コモンソース線ＣＳ
Ｐ０及びＣＳＮ０あるいはＣＳＰ１及びＣＳＮ１の寄生
容量にも、電源電圧ＶＣＣ又は接地電位ＶＳＳが残され
ている訳であって、これらの電荷は、コモンソース線短
絡回路ＣＳＳＣのスイッチＭＯＳＦＥＴＰ１及びＮ１が
オン状態とされることで、新しく活性状態とされたメモ
リアレイＡＲＹ１又はＡＲＹ０の相補ビット線Ｂ１０＊
〜Ｂ１ｎ＊あるいはＢ００＊〜Ｂ０ｎ＊の寄生容量なら
びにコモンソース線ＣＳＰ１及びＣＳＮ１あるいはＣＳ
Ｐ０及びＣＳＮ０の寄生容量にチャージシェアされ、い
わゆる電荷再配分が行われる。この結果、シャドーＲＡ
Ｍのリコールモード及びリフレッシュモードにおける所
要電流を削減し、シャドーＲＡＭの低消費電力化を図る
ことができるものである。なお、リコールモード及びリ
フレッシュモードの具体的動作ならびにその特徴につい
ては、後で詳細に説明する。

【００４４】図１において、メモリアレイＡＲＹ０及び
ＡＲＹ１のワード線Ｗ００〜Ｗ０ｍならびにワード線Ｗ
１０〜Ｗ１ｍは、対応するＸアドレスデコーダＸＤ０又
はＸＤ１に結合され、それぞれ択一的に選択状態とされ
る。ＸアドレスデコーダＸＤ０及びＸＤ１には、Ｘアド
レスバッファＸＢから最下位ビットを除くｉビットの内
部アドレス信号Ｘ１〜Ｘｉが共通に供給され、タイミン
グ発生回路ＴＧから内部制御信号ＸＧ０及びＸＧ１がそ
れぞれ供給される。また、ＸアドレスバッファＸＢに
は、アドレス入力端子Ａ０〜Ａｉを介してＸアドレス信
号ＡＸ０〜ＡＸｉが時分割的に供給され、リフレッシュ
コントローラＲＦＣからリフレッシュアドレス信号ＲＸ
０〜ＲＸｉが供給される。ＸアドレスバッファＸＢに
は、さらにタイミング発生回路ＴＧから内部制御信号Ｒ
Ｆ及びＸＬが供給され、リフレッシュコントローラＲＦ
Ｃには内部制御信号ＲＣが供給される。

【００４５】リフレッシュコントローラＲＦＣは、図示
されないアドレスカウンタを含む。このアドレスカウン
タは、シャドーＲＡＭが揮発モードによるリフレッシュ
モードあるいは不揮発モードによるリコールモードとさ
れるとき、タイミング発生回路ＴＧから供給される内部
制御信号ＲＣに従って歩進動作を行い、リフレッシュア
ドレス信号ＲＸ０〜ＲＸｉを形成して、Ｘアドレスバッ
ファＸＢに供給する。なお、リフレッシュアドレス信号
ＲＸ０〜ＲＸｉは、全ビット論理“０”の状態をその初
期値として、順次正順でカウントアップされる。

【００４６】ＸアドレスバッファＸＢは、シャドーＲＡ
Ｍが通常の揮発モードとされ内部制御信号ＲＦがロウレ
ベルとされるとき、アドレス入力端子Ａ０〜Ａｉを介し
て時分割的に入力されるＸアドレス信号ＡＸ０〜ＡＸｉ
を内部制御信号ＸＬに従って取り込み、保持する。ま
た、シャドーＲＡＭが揮発モードによるリフレッシュモ
ードあるいは不揮発モードによるリコールモードとされ
内部制御信号ＲＦがハイレベルとされるときは、リフレ
ッシュコントローラＲＦＣから供給されるリフレッシュ
アドレス信号ＲＸ０〜ＲＸｉを内部制御信号ＸＬに従っ
て取り込み、保持する。そして、これらのＸアドレス信
号ＡＸ０〜ＡＸｉあるいはリフレッシュアドレス信号Ｒ
Ｘ０〜ＲＸｉをもとに、内部アドレス信号Ｘ０〜Ｘｉを
形成する。このうち、最下位ビットの内部アドレス信号
Ｘ０は、タイミング発生回路ＴＧ及びデータ入出力回路
ＩＯに供給され、その他の内部アドレス信号Ｘ１〜Ｘｉ
は、ＸアドレスデコーダＸＤ０及びＸＤ１に共通に供給
される。

【００４７】ＸアドレスデコーダＸＤ０及びＸＤ１は、
対応する内部制御信号ＸＧ０又はＸＧ１のハイレベルを
受けてそれぞれ選択的に動作状態とされ、内部アドレス
信号Ｘ１〜Ｘｉをデコードして、メモリアレイＡＲＹ０
又はＡＲＹ１の対応するワード線Ｗ００〜Ｗ０ｍあるい
はＷ１０〜Ｗ１ｍを択一的に高電圧ＶＣＨのような選択
レベルとする。なお、ワード線Ｗ００〜Ｗ０ｍが択一的
に選択レベルとされる状態を、メモリアレイＡＲＹ０の
活性状態と称し、ワード線Ｗ１０〜Ｗ１ｍが択一的に選
択レベルとされる状態を、メモリアレイＡＲＹ１の活性
状態と称する。シャドーＲＡＭがリコールモード又はリ
フレッシュモードとされるとき、リフレッシュアドレス
信号ＲＸ０〜ＲＸｉは、上記のように、全ビット論理
“０”の状態をその初期値として順次正順でカウントア
ップされるため、メモリアレイＡＲＹ０及びＡＲＹ１
は、順次交互に活性状態とされるものとなる。

【００４８】ＹアドレスデコーダＹＤには、Ｙアドレス
バッファＹＢからｉ＋１ビットの内部アドレス信号Ｙ０
〜Ｙｉが供給され、タイミング発生回路ＴＧから内部制
御信号ＹＧが供給される。また、ＹアドレスバッファＹ
Ｂには、上記アドレス入力端子Ａ０〜Ａｉを介してＹア
ドレス信号ＡＹ０〜ＡＹｉが時分割的に供給され、タイ
ミング発生回路ＴＧから内部制御信号ＹＬが供給され
る。

【００４９】ＹアドレスバッファＹＢは、シャドーＲＡ
Ｍが選択状態とされるとき、アドレス入力端子Ａ０〜Ａ
ｉを介して時分割的に供給されるＹアドレス信号ＡＹ０
〜ＡＹｉを内部制御信号ＹＬに従って取り込み、保持す
るとともに、これらのＹアドレス信号をもとに内部アド
レス信号Ｙ０〜Ｙｉを形成し、ＹアドレスデコーダＹＤ
に供給する。このとき、ＹアドレスデコーダＹＤは、内
部制御信号ＹＧのハイレベルを受けて選択的に動作状態
とされ、ＹアドレスバッファＹＢから供給される内部ア
ドレス信号Ｙ０〜Ｙｉをデコードして、センスアンプＳ
Ａに対する前記ビット線選択信号ＹＳ０〜ＹＳｎを択一
的にハイレベルとする。

【００５０】相補共通データ線ＣＤ０＊及びＣＤ１＊
は、その他方においてデータ入出力回路ＩＯに結合され
る。データ入出力回路ＩＯは、それぞれ１個のデータ入
力バッファ，データ出力バッファ，ライトアンプならび
にメインアンプと、最下位ビットの内部アドレス信号Ｘ
０を受ける選択回路とを含む。このうち、データ入力バ
ッファの入力端子は、データ入力端子Ｄｉｎに結合さ
れ、その出力端子は、ライトアンプの入力端子に結合さ
れる。また、データ出力バッファの入力端子は、メイン
アンプの出力端子に結合され、その出力端子は、データ
出力端子Ｄｏｕｔに結合される。ライトアンプの出力端
子及びメインアンプの入力端子は、選択回路を介して選
択的に相補共通データ線ＣＤ０＊又はＣＤ１＊に接続さ
れる。ライトアンプには、タイミング発生回路ＴＧから
図示されない内部制御信号ＷＣが供給され、データ出力
バッファには内部制御信号ＯＣが供給される。

【００５１】データ入出力回路ＩＯのデータ入力バッフ
ァは、シャドーＲＡＭが通常の揮発モードによる書き込
み動作で選択状態とされるとき、外部のアクセス装置か
らデータ入力端子Ｄｉｎを介して入力される書き込みデ
ータを取り込み、ライトアンプに伝達する。このとき、
ライトアンプは、内部制御信号ＷＣのハイレベルを受け
て選択的に動作状態とされ、データ入力バッファから伝
達される書き込みデータを所定の相補書き込み信号に変
換した後、相補共通データ線ＣＤ０＊又はＣＤ１＊から
センスアンプＳＡ０又はＳＡ１を介してメモリアレイＡ
ＲＹ０又はＡＲＹ１の選択された１個の強誘電体メモリ
セルに書き込む。

【００５２】一方、データ入出力回路ＩＯのメインアン
プは、シャドーＲＡＭが通常の揮発モードによる読み出
し動作で選択状態とされるとき、メモリアレイＡＲＹ０
又はＡＲＹ１の選択された１個の強誘電体メモリセルか
らセンスアンプＳＡ０又はＳＡ１ならびに相補共通デー
タ線ＣＤ０＊又はＣＤ１＊を介して出力される２値読み
出し信号をさらに増幅して、データ出力バッファに伝達
する。このとき、データ出力バッファは、内部制御信号
ＯＣのハイレベルを受けて選択的に動作状態とされ、前
段のメインアンプから伝達される読み出し信号をデータ
出力端子Ｄｏｕｔを介して外部のアクセス装置に出力す
る。

【００５３】タイミング発生回路ＴＧは、外部装置から
起動制御信号として供給されるロウアドレスストローブ
信号ＲＡＳＢ，カラムアドレスストローブ信号ＣＡＳ
Ｂ，ライトイネーブル信号ＷＥＢならびにリコールモー
ド制御信号ＲＥＣＭと、ＸアドレスバッファＸＢから供
給される最下位ビットの内部アドレス信号Ｘ０とをもと
に、シャドーＲＡＭの動作モードを決定し、上記各種内
部制御信号等を選択的に形成して、シャドーＲＡＭの各
部に供給する。

【００５４】図５には、図１のシャドーＲＡＭのリコー
ルモードのＶＣＣプリチャージ方式が採られる場合の一
実施例の信号波形図が示されている。同図をもとに、こ
の実施例のシャドーＲＡＭのリコールモードの具体的動
作とその特徴について説明する。なお、以下の実施例に
は、メモリアレイＡＲＹ０の先頭ワード線Ｗ００を指定
して行われる第１のサイクルｃｙ．０と、メモリアレイ
ＡＲＹ１の先頭ワード線Ｗ１０を指定して行われる第２
のサイクルｃｙ．１とが例示される。また、これらの実
施例では、メモリアレイＡＲＹ０の相補ビット線Ｂ００
＊とメモリアレイＡＲＹ１の相補ビット線Ｂ１０＊が代
表例として示されるが、このうち、メモリアレイＡＲＹ
０のワード線Ｗ００と相補ビット線Ｂ００＊との交点に
配置される一対のメモリセルは論理“１”のデータを保
持するものとされ、メモリアレイＡＲＹ１のワード線Ｗ
１０と相補ビット線Ｂ１０＊との交点に配置される一対
のメモリセルは論理“０”のデータを保持するものとさ
れる。

【００５５】図５において、ロウアドレスストローブ信
号ＲＡＳＢ及びカラムアドレスストローブ信号ＣＡＳＢ
がともにハイレベルとされシャドーＲＡＭがリコールモ
ード開始前の非選択状態とされるとき、センスアンプＳ
Ａ０及びＳＡ１に対する内部制御信号ＰＣ０及びＰＣ１
はともに高電圧ＶＣＨのようなハイレベルとされ、相補
内部制御信号ＰＡ０＊及びＰＡ１＊は、ともに無効レベ
ル（ここで、例えばその非反転内部制御信号ＰＡ０Ｔが
ロウレベルとされ反転内部制御信号ＰＡ０Ｂがハイレベ
ルとされる状態を相補内部制御信号ＰＡ０＊の無効レベ
ルと称し、その逆の状態を有効レベルと称す。以下同
様）とされる。また、図示されないリコールモード制御
信号ＲＥＣＭがハイレベルとされたのを受けて、プリチ
ャージ電圧ＶＣが電源電圧ＶＣＣとされ、プレート電圧
ＶＰは、電源投入初期から電源電圧ＶＣＣ及び接地電位
ＶＳＳ間の中間電位ＨＶＣとされる。さらに、メモリア
レイＡＲＹ０及びＡＲＹ１のワード線Ｗ００〜Ｗ０ｍな
らびにＷ１０〜Ｗ１ｍは、すべて非選択レベルつまり接
地電位ＶＳＳとされ、コモンソース線短絡回路ＣＳＳＣ
に対する相補内部制御信号ＳＣ＊は無効レベルとされ
る。

【００５６】これにより、メモリアレイＡＲＹ０及びＡ
ＲＹ１はともに非活性状態とされ、非反転内部制御信号
ＳＣＴ及び反転内部制御信号ＳＣＢを受けるコモンソー
ス線短絡回路ＣＳＳＣのスイッチＭＯＳＦＥＴＮ１及び
Ｐ１はともにオフ状態とされる。センスアンプＳＡ０及
びＳＡ１では、各単位回路のプリチャージＭＯＳＦＥＴ
ＮＡ〜ＮＣならびにＮＦ〜ＮＨが内部制御信号ＰＣ０又
はＰＣ１のハイレベルを受けてオン状態となり、メモリ
アレイＡＲＹ０及びＡＲＹ１の相補ビット線Ｂ００＊〜
Ｂ０ｎ＊ならびにＢ１０＊〜Ｂ１ｎ＊の非反転及び反転
信号線がともにプリチャージ電圧ＶＣつまり電源電圧Ｖ
ＣＣにプリチャージされる。また、相補内部制御信号Ｐ
Ａ０＊及びＰＡ１＊の無効レベルを受けて、駆動ＭＯＳ
ＦＥＴＰ４及びＰ７ならびにＮ４及びＮ７がオフ状態と
されるため、コモンソース線ＣＳＰ０及びＣＳＮ０なら
びにＣＳＰ１及びＣＳＮ１は、図示されない共通データ
線プリチャージ回路を介してともに電源電圧ＶＣＣにプ
リチャージされ、センスアンプＳＡ０及びＳＡ１の各単
位増幅回路は非動作状態とされる。

【００５７】なお、シャドーＲＡＭが電源投入直後つま
りリコールモード開始前の非選択状態にあるとき、メモ
リアレイＡＲＹ０及びＡＲＹ１の各メモリセルでは、強
誘電体キャパシタの電極間にある強誘電体の分極状態が
その保持データの論理値に応じて選択的に図３の点Ｃ又
は点Ｆにあるが、強誘電体キャパシタの電極間容量に
は、保持データの論理値に応じた電荷がほとんど蓄積さ
れていない。

【００５８】シャドーＲＡＭは、リコールモード制御信
号ＲＥＣＭがハイレベルとされたままカラムアドレスス
トローブ信号ＣＡＳＢがロウアドレスストローブ信号Ｒ
ＡＳＢに先立ってロウレベルとされるＣＢＲ（ＣＡＳビ
フォアＲＡＳ）サイクルが実行されることで、リコール
モードによる読み出し動作を開始する。このとき、図示
されないライトイネーブル信号ＷＥＢはハイレベルのま
まとされ、読み出し動作の対象となるワード線は、シャ
ドーＲＡＭのリフレッシュコントローラＲＦＣから出力
されるリフレッシュアドレス信号ＲＸ０〜ＲＸｉに従っ
て択一的に指定される。上記のように、サイクルｃｙ．
０では、リフレッシュアドレス信号ＲＸ０〜ＲＸｉによ
ってメモリアレイＡＲＹ０のワード線Ｗ００が指定さ
れ、サイクルｃｙ．１では、メモリアレイＡＲＹ１のワ
ード線Ｗ１０が指定される。このため、シャドーＲＡＭ
では、サイクルｃｙ．０のロウアドレスストローブ信号
ＲＡＳＢの立ち下がりを受けて、まず内部制御信号ＰＣ
０がロウレベルとされる。また、やや遅れてメモリアレ
イＡＲＹ０の指定されたワード線Ｗ００が高電圧ＶＣＨ
の選択レベルとされ、所定時間後に相補内部制御信号Ｐ
Ａ０＊が所定期間だけ一時的に有効レベルとされる。な
お、内部制御信号ＰＣ０は、次のサイクルｃｙ．１が開
始された後もロウレベルのままとされ、後述するコモン
ソース線短絡回路ＣＳＳＣによるコモンソース線ＣＳＰ
０及びＣＳＰ１間ならびにＣＳＮ０及びＣＳＮ１間の短
絡動作が終了した後でハイレベルに戻される。

【００５９】センスアンプＳＡ０では、内部制御信号Ｐ
Ｃ０のロウレベルを受けて、メモリアレイＡＲＹ０の相
補ビット線Ｂ００＊〜Ｂ０ｎ＊に対するプリチャージ動
作が停止される。また、ワード線Ｗ００の選択レベルを
受けて、メモリアレイＡＲＹ０の対応するｎ＋１対の強
誘電体メモリセルのアドレス選択ＭＯＳＦＥＴＱｔ及び
Ｑｂがオン状態となり、そのプレートに中間電位ＨＶＣ
のプレート電圧ＶＰを受ける各メモリセルの強誘電体キ
ャパシタの両電極間には、電源電圧ＶＣＣ及び中間電位
ＨＶＣ間の電位差つまりＨＶＣを絶対値とする正方向の
電界が一斉に印加される。ワード線Ｗ００に結合される
ｎ＋１対の強誘電体メモリセルでは、前述のように、そ
れが例えば論理“１”のデータを保持する場合、非反転
ビット線Ｂ００Ｔ〜Ｂ０ｎＴ側に結合されたメモリセル
の分極状態が図３の点Ｃから点Ｂへ移行し、反転ビット
線Ｂ００Ｂ〜Ｂ０ｎＢ側に結合されたメモリセルの分極
状態は、点Ｆから点Ｂへと反転する。また、それが論理
“０”のデータを保持する場合には、非反転ビット線Ｂ
００Ｔ〜Ｂ０ｎＴ側に結合されたメモリセルの分極状態
が点Ｆから点Ｂへと反転し、反転ビット線Ｂ００Ｂ〜Ｂ
０ｎＢ側に結合されたメモリセルの分極状態はそのまま
点Ｃから点Ｂへ移行する。

【００６０】この結果、例えばメモリアレイＡＲＹ０の
ワード線Ｗ００及び相補ビット線Ｂ００＊の交点に配置
され論理“１”のデータを保持するメモリセル対では、
反転ビット線Ｂ００Ｂに結合されたメモリセルにおいて
点Ｆから点Ｂへの分極反転が行われるために比較的大き
な正電荷の移動が必要となり、反転ビット線Ｂ００Ｂの
電位が比較的大きく低下する。しかし、非反転ビット線
Ｂ００Ｔに結合されたメモリセルでは、分極反転をとも
なわない点Ｃから点Ｂへの移行であるため、正電荷の移
動は少なく、非反転ビット線Ｂ００Ｔの電位低下は比較
的小さい。相補ビット線Ｂ００＊〜Ｂ０ｎ＊の非反転及
び反転信号線間の電位差は、相補内部制御信号ＰＡ０＊
が有効レベルとされ、コモンソース線ＣＳＰ０及びＣＳ
Ｎ１に電源電圧ＶＣＣ及び接地電位ＶＳＳがそれぞれ供
給されることで、センスアンプＳＡ０の対応する単位増
幅回路によってそれぞれ増幅され、ハイレベル又はロウ
レベルの２値読み出し信号とされる。これらの２値読み
出し信号は、選択ワード線Ｗ００に結合されるｎ＋１対
のメモリセルの強誘電体キャパシタの電極間容量に書き
込まれ、ワード線Ｗ００に関するデータリコールが終了
する。

【００６１】なお、シャドーＲＡＭは、ロウアドレスス
トローブ信号ＲＡＳＢ及びカラムアドレスストローブ信
号ＣＡＳＢがハイレベルに戻されることで、サイクルｃ
ｙ．０に関するデータリコール動作を終結するが、この
実施例では、前述のように、サイクルｃｙ．０の終了後
もセンスアンプＳＡ０に対する内部制御信号ＰＣ０がロ
ウレベルのままとされるため、コモンソース線ＣＳＰ０
及びＣＳＮ０ならびに相補ビット線Ｂ００＊〜Ｂ０ｎ＊
の非反転及び反転信号線つまりその寄生容量には、電源
電圧ＶＣＣのようなハイレベル又は接地電位ＶＳＳのよ
うなロウレベルがプリチャージされることなく残され
る。また、シャドーＲＡＭでは、ロウアドレスストロー
ブ信号ＲＡＳＢのハイレベルを受けて図示されない内部
制御信号ＲＣがハイレベルとされ、リフレッシュコント
ローラＲＦＣのアドレスカウンタがカウントアップされ
るため、リフレッシュアドレス信号ＲＸ０〜ＲＸｉは、
メモリアレイＡＲＹ１のワード線Ｗ１０を指定すべく更
新される。

【００６２】次に、カラムアドレスストローブ信号ＣＡ
ＳＢ及びロウアドレスストローブ信号ＲＡＳＢが所定の
間隔をおいて再度ロウレベルとされ、サイクルｃｙ．１
が開始されると、シャドーＲＡＭでは、まずセンスアン
プＳＡ１に対する内部制御信号ＰＣ１がロウレベルとさ
れ、やや遅れてメモリアレイＡＲＹ１の指定されたワー
ド線Ｗ１０が高電圧ＶＣＨの選択レベルとされる。ま
た、所定時間後に相補内部制御信号ＳＣ＊が所定期間だ
け一時的に有効レベルとされた後、相補内部制御信号Ｐ
Ａ０＊が所定期間だけ一時的に有効レベルとされ、セン
スアンプＳＡ０に対する内部制御信号ＰＣ０がハイレベ
ルに戻される。内部制御信号ＰＣ１は、次のサイクルｃ
ｙ．２が開始された後もロウレベルのままとされ、コモ
ンソース線短絡回路ＣＳＳＣによるコモンソース線ＣＳ
Ｐ０及びＣＳＰ１間ならびにＣＳＮ０及びＣＳＮ１間の
短絡動作が終了した後ハイレベルに戻される。

【００６３】センスアンプＳＡ１では、内部制御信号Ｐ
Ｃ１のロウレベルを受けて、メモリアレイＡＲＹ１の相
補ビット線Ｂ１０＊〜Ｂ１ｎ＊に対するプリチャージ動
作が停止される。また、ワード線Ｗ１０の選択レベルを
受けて、メモリアレイＡＲＹ１の対応するｎ＋１対の強
誘電体メモリセルのアドレス選択ＭＯＳＦＥＴＱｔ及び
Ｑｂがオン状態となり、各メモリセルの強誘電体キャパ
シタの両電極間には、ＨＶＣを絶対値とする正方向の電
界が一斉に印加される。

【００６４】この結果、メモリアレイＡＲＹ１のワード
線Ｗ１０及び相補ビット線Ｂ１０＊の交点に配置され論
理“０”のデータを保持するメモリセル対では、非反転
ビット線Ｂ１０Ｔに結合されたメモリセルにおいて点Ｆ
から点Ｂへの分極反転が行われるために比較的大きな正
電荷の移動が必要となり、非反転ビット線Ｂ１０Ｔの電
位が比較的大きく低下する。しかし、反転ビット線Ｂ１
０Ｂに結合されたメモリセルでは、分極反転をともなわ
ない点Ｃから点Ｂへの移行であるため、正電荷の移動は
少なく、反転ビット線Ｂ１０Ｂの電位低下は比較的小さ
い。

【００６５】このような相補ビット線Ｂ１０＊〜Ｂ１ｎ
＊の非反転及び反転信号線間の電位差は、まず相補内部
制御信号ＳＣ＊の有効レベルを受けてコモンソース線短
絡回路ＣＳＳＣのスイッチＭＯＳＦＥＴＰ１及びＮ１が
オン状態とされ、センスアンプＳＡ０のコモンソース線
ＣＳＰ０及びＣＳＮ０ならびにメモリアレイＡＲＹ０の
相補ビット線Ｂ００＊〜Ｂ０ｎ＊に残された電源電圧Ｖ
ＣＣ及び接地電位ＶＳＳがコモンソース線ＣＳＰ１及び
ＣＳＮ１に伝達されることで、センスアンプＳＡ１の対
応する単位増幅回路によってそれぞれ増幅され、ひとま
ず電源電圧ＶＣＣのようなハイレベル又は中間電位ＨＶ
Ｃのようなロウレベルに拡大される。そして、相補内部
制御信号ＰＡ１＊の有効レベルを受けて駆動ＭＯＳＦＥ
ＴＰ７及びＮ７がオン状態とされ、コモンソース線ＣＳ
Ｐ１及びＣＳＮ１に電源電圧ＶＣＣ及び接地電位ＶＳＳ
がそれぞれ供給されることで、さらに電源電圧ＶＣＣの
ようなハイレベル又は接地電位ＶＳＳのようなロウレベ
ルに拡大され、完全な２値読み出し信号となる。これら
の２値読み出し信号は、選択ワード線Ｗ１０に結合され
るｎ＋１対のメモリセルの強誘電体キャパシタの電極間
容量に書き込まれ、これによってワード線Ｗ１０に関す
るデータリコールが終了する。

【００６６】ところで、センスアンプＳＡ０のコモンソ
ース線ＣＳＰ０及びＣＳＮ０ならびにメモリアレイＡＲ
Ｙ０の相補ビット線Ｂ００＊〜Ｂ０ｎ＊の非反転及び反
転信号線に結合される寄生容量の静電容量値は、センス
アンプＳＡ１のコモンソース線ＣＳＰ１及びＣＳＮ１な
らびにメモリアレイＡＲＹ１の相補ビット線Ｂ１０＊〜
Ｂ１ｎ＊の非反転及び反転信号線に結合される寄生容量
の静電容量値とほぼ同一値とされる。したがって、コモ
ンソース線短絡回路ＣＳＳＣのスイッチＭＯＳＦＥＴＰ
１及びＮ１がオン状態とされるとき、センスアンプＳＡ
０のコモンソース線ＣＳＰ０及びＣＳＮ０ならびにメモ
リアレイＡＲＹ０の相補ビット線Ｂ００＊〜Ｂ０ｎ＊の
非反転及び反転信号線の寄生容量に蓄積されたハイレベ
ル及びロウレベルは、センスアンプＳＡ１のコモンソー
ス線ＣＳＰ１及びＣＳＮ１ならびにメモリアレイＡＲＹ
１の相補ビット線Ｂ１０＊〜Ｂ１ｎ＊の非反転及び反転
信号線の寄生容量との間のチャージシェアによりほぼ二
分される。このため、例えば電位低下の小さなメモリア
レイＡＲＹ１の反転ビット線Ｂ１０Ｂの電位は、直ちに
電源電圧ＶＣＣまで引き上げられるが、電位低下の大き
な非反転ビット線Ｂ１０Ｔの電位は、ひとまず中間電位
ＨＶＣに引き下げられた後、相補内部制御信号ＰＡ１＊
の有効レベルを受けて接地電位ＶＳＳまで引き下げられ
る。

【００６７】以下、メモリアレイＡＲＹ０のワード線Ｗ
０１〜Ｗ０ｍならびにメモリアレイＡＲＹ１のワード線
Ｗ１１〜Ｗ１ｍについて同様なデータリコール動作が繰
り返され、これらのワード線に結合されるすべてのメモ
リセルの強誘電体キャパシタの電極間容量にその保持デ
ータに対応した電荷の書き込みが行われる。これによ
り、シャドーＲＡＭは、揮発モードに移行し、アクセス
装置からの読み出し又は書き込みアクセスを受け付ける
ことができるものとなる。

【００６８】この実施例において、ワード線Ｗ００〜Ｗ
０ｍならびにＷ１０〜Ｗ１ｍに関する一連のデータリコ
ール動作は、前記のとおり、メモリアレイＡＲＹ０及び
ＡＲＹ１を順次交互に指定して行われ、そのたびにコモ
ンソース線短絡回路ＣＳＳＣのスイッチＭＯＳＦＥＴＰ
１及びＮ１を介するチャージシェアつまり電荷再配分が
行われる。つまり、ＶＣＣプリチャージ方式を採るこの
シャドーＲＡＭでは、一方のセンスアンプＳＡ０又はＳ
Ａ１の増幅動作によってコモンソース線ＣＳＰ０及びＣ
ＳＮ０ならびに相補ビット線Ｂ００＊〜Ｂ０ｎ＊の寄生
容量あるいはコモンソース線ＣＳＰ１及びＣＳＮ１なら
びに相補ビット線Ｂ１０＊〜Ｂ１ｎ＊の寄生容量に蓄積
された接地電位ＶＳＳつまり負の電荷が、プリチャージ
動作により放棄されることなく、他方のセンスアンプＳ
Ａ１又はＳＡ０のコモンソース線ＣＳＰ１及びＣＳＮ１
あるいはＣＳＰ０及びＣＳＮ０に対する動作電源として
活用される訳であって、これによってリコールモードの
所要電流を削減し、シャドーＲＡＭの低消費電力化を図
ることができるものである。

【００６９】図６には、図１のシャドーＲＡＭのリコー
ルモードのＶＳＳプリチャージ方式が採られる場合の一
実施例の信号波形図が示されている。なお、この実施例
は、相補ビット線Ｂ００＊〜Ｂ０ｎ＊ならびにＢ１０＊
〜Ｂ１ｎ＊のプリチャージ電位が接地電位ＶＳＳとされ
ることを除き、前記図５の実施例を基本的に踏襲するも
のであるため、これと異なる部分ついてのみ説明を追加
する。

【００７０】図６において、メモリアレイＡＲＹ０の相
補ビット線Ｂ００＊〜Ｂ０ｎ＊の非反転及び反転信号線
は、シャドーＲＡＭが非選択状態とされ内部制御信号Ｐ
Ｃ０が電源電圧ＶＣＣのようなハイレベルとされること
で、接地電位ＶＳＳにプリチャージされる。このプリチ
ャージ電位は、リコールモードによるサイクルｃｙ．０
が開始され指定されたワード線Ｗ００が選択状態とされ
ることで、この選択ワード線Ｗ００に結合されるｎ＋１
対の強誘電体メモリセルの保持データに応じて選択的に
大きく又は小さく上昇する。すなわち、メモリアレイＡ
ＲＹ０のワード線Ｗ００に結合されるｎ＋１対のメモリ
セルの強誘電体キャパシタの両電極間には、ワード線Ｗ
００が選択レベルとされそのアドレス選択ＭＯＳＦＥＴ
Ｑｔ及びＱｂがオン状態とされることで、接地電位ＶＳ
Ｓ及び中間電位ＨＶＣ間の電位差つまりＨＶＣを絶対値
とする逆方向の電界が一斉に印加される。これらのメモ
リセルでは、例えば論理“１”のデータを保持する場
合、非反転ビット線Ｂ００Ｔ〜Ｂ０ｎＴ側に結合された
メモリセルの分極状態が図３の点Ｃから点Ｅへと反転
し、反転ビット線Ｂ００Ｂ〜Ｂ０ｎＢ側に結合されたメ
モリセルの分極状態は、反転することなく点Ｆから点Ｅ
へ移行する。また、論理“０”のデータを保持する場合
には、反転ビット線Ｂ００Ｂ〜Ｂ０ｎＢ側に結合された
メモリセルの分極状態が点Ｃから点Ｅへと反転し、非反
転ビット線Ｂ００Ｔ〜Ｂ０ｎＴ側に結合されたメモリセ
ルの分極状態はそのまま点Ｆから点Ｅへ移行する。

【００７１】この結果、メモリアレイＡＲＹ０のワード
線Ｗ００及び相補ビット線Ｂ００＊の交点に配置され論
理“１”のデータを保持するメモリセル対では、非反転
ビット線Ｂ００Ｔに結合されたメモリセルにおいて点Ｃ
から点Ｅへの分極反転が行われるために比較的大きな負
電荷の移動が必要となり、非反転ビット線Ｂ００Ｔの電
位が比較的大きく上昇する。しかし、反転ビット線Ｂ０
０Ｂに結合されたメモリセルでは、分極反転をともなわ
ない点Ｆから点Ｅへの移行であるため、負電荷の移動は
少なく、反転ビット線Ｂ００Ｂの電位上昇は比較的小さ
い。相補ビット線Ｂ００＊〜Ｂ０ｎ＊の非反転及び反転
信号線間の電位差は、相補内部制御信号ＰＡ０＊が有効
レベルとされ、コモンソース線ＣＳＰ０及びＣＳＮ１に
電源電圧ＶＣＣ及び接地電位ＶＳＳがそれぞれ供給され
ることで、センスアンプＳＡ０の対応する単位増幅回路
によってそれぞれ増幅され、ハイレベル又はロウレベル
の２値読み出し信号とされる。また、これらの２値読み
出し信号は、選択ワード線Ｗ００に結合されるｎ＋１対
のメモリセルの強誘電体キャパシタの電極間容量に書き
込まれ、これを受けてワード線Ｗ００に関するデータリ
コールが終了する。コモンソース線ＣＳＰ０及びＣＳＮ
０ならびに相補ビット線Ｂ００＊〜Ｂ０ｎ＊の非反転及
び反転信号線つまりその寄生容量に蓄積されたハイレベ
ル及びロウレベルは、次のサイクルｃｙ．１が開始され
た後も保持される。

【００７２】一方、メモリアレイＡＲＹ１の相補ビット
線Ｂ１０＊〜Ｂ１ｎ＊の非反転及び反転信号線は、内部
制御信号ＰＣ１がハイレベルとされることで、接地電位
ＶＳＳにプリチャージされる。このプリチャージ電位
は、サイクルｃｙ．１が開始されワード線Ｗ１０が選択
状態とされることで、この選択ワード線Ｗ１０に結合さ
れるｎ＋１対の強誘電体メモリセルの保持データに応じ
て選択的に大きく又は小さく上昇する。また、相補ビッ
ト線Ｂ１０＊〜Ｂ１ｎ＊の非反転及び反転信号線におけ
る電位差は、まず相補内部制御信号ＳＣ＊の有効レベル
を受けて、コモンソース線短絡回路ＣＳＳＣのスイッチ
ＭＯＳＦＥＴＰ１及びＮ１がオン状態とされ、センスア
ンプＳＡ０のコモンソース線ＣＳＰ０及びＣＳＮ０なら
びにメモリアレイＡＲＹ０の相補ビット線Ｂ００＊〜Ｂ
０ｎ＊に残された電源電圧ＶＣＣ及び接地電位ＶＳＳが
コモンソース線ＣＳＰ１及びＣＳＮ１に伝達されること
で、ひとまず中間電位ＨＶＣのようなハイレベル又は接
地電位ＶＳＳのようなロウレベルに拡大される。そし
て、相補内部制御信号ＰＡ１＊の有効レベルを受けて、
電源電圧ＶＣＣのようなハイレベル又は接地電位ＶＳＳ
のようなロウレベルに拡大され完全な２値読み出し信号
となって、ワード線Ｗ１０に結合されるｎ＋１対のメモ
リセルの強誘電体キャパシタの電極間容量に書き込まれ
る。

【００７３】以下、メモリアレイＡＲＹ０のワード線Ｗ
０１〜Ｗ０ｍならびにメモリアレイＡＲＹ１のワード線
Ｗ１１〜Ｗ１ｍについて同様なデータリコール動作が繰
り返された後、図示されないリコールモード制御信号Ｒ
ＥＣＭがロウレベルとされ、シャドーＲＡＭは揮発モー
ドに移行する。また、一連のデータリコール動作は、メ
モリアレイＡＲＹ０及びＡＲＹ１を順次交互に指定して
行われ、そのたびにコモンソース線短絡回路ＣＳＳＣの
スイッチＭＯＳＦＥＴＰ１及びＮ１を介するチャージシ
ェアつまり電荷再配分が行われる。この結果、ＶＳＳプ
リチャージ方式を採る場合でも、前記図５の実施例と同
様な効果を得ることができ、シャドーＲＡＭの低消費電
力化を図ることができるものである。

【００７４】図７には、図１のシャドーＲＡＭのリフレ
ッシュモードの一実施例の信号波形図が示されている。
なお、この実施例は、図示されないリコールモード制御
信号ＲＥＣＭがロウレベルに固定され、メモリアレイＡ
ＲＹ０及びＡＲＹ１の相補ビット線Ｂ００＊〜Ｂ０ｎ＊
ならびにＢ１０＊〜Ｂ１ｎ＊のプリチャージ電位が中間
電位ＨＶＣとされることを除き、前記図５の実施例を基
本的に踏襲するものであるため、これと異なる部分つい
てのみ説明を追加する。

【００７５】図７において、メモリアレイＡＲＹ０の相
補ビット線Ｂ００＊〜Ｂ０ｎ＊の非反転及び反転信号線
は、シャドーＲＡＭが非選択状態とされ内部制御信号Ｐ
Ｃ０が電源電圧ＶＣＣのようなハイレベルとされること
で、中間電位ＨＶＣにプリチャージされる。このプリチ
ャージ電位は、リフレッシュモードによるサイクルｃ
ｙ．０が開始され指定されたワード線Ｗ００が選択状態
とされるとき、このワード線Ｗ００に結合されるｎ＋１
対の強誘電体メモリセルの保持データつまりその電極間
容量に蓄積された電荷の向きに応じて選択的に上昇し又
は低下する。すなわち、例えば論理“１”のデータを保
持するメモリセル対が結合される相補ビット線Ｂ００＊
では、その非反転ビット線Ｂ００Ｔに結合されたメモリ
セルの情報蓄積ノードから正電荷が放出されることで非
反転ビット線Ｂ００Ｔの電位が上昇し、その反転ビット
線Ｂ００Ｂに結合されたメモリセルの情報蓄積ノードか
ら負電荷が放出されることで反転ビット線Ｂ００Ｂの電
位が低下する。

【００７６】このような相補ビット線Ｂ００＊〜Ｂ０ｎ
＊の非反転及び反転信号線間の電位差は、相補内部制御
信号ＰＡ０＊が有効レベルとされコモンソース線ＣＳＰ
０及びＣＳＮ１に電源電圧ＶＣＣ及び接地電位ＶＳＳが
それぞれ供給されることで、センスアンプＳＡ０の対応
する単位増幅回路によってそれぞれ増幅され、ハイレベ
ル又はロウレベルの２値読み出し信号となる。これらの
２値読み出し信号は、選択ワード線Ｗ００に結合される
ｎ＋１対のメモリセルの強誘電体キャパシタの電極間容
量に再書き込みされ、ワード線Ｗ００に関するリフレッ
シュ動作が終了する。また、コモンソース線ＣＳＰ０及
びＣＳＮ０ならびに相補ビット線Ｂ００＊〜Ｂ０ｎ＊の
非反転及び反転信号線つまりその寄生容量に蓄積された
ハイレベル及びロウレベルは、サイクルｃｙ．１が開始
された後も保持される。

【００７７】次に、メモリアレイＡＲＹ１の相補ビット
線Ｂ１０＊〜Ｂ１ｎ＊の非反転及び反転信号線は、内部
制御信号ＰＣ１のハイレベルを受けて、中間電位ＨＶＣ
にプリチャージされる。このプリチャージ電位は、サイ
クルｃｙ．１が開始されワード線Ｗ１０が選択状態とさ
れることで、このワード線Ｗ１０に結合されるｎ＋１対
の強誘電体メモリセルの保持データつまりはその電極間
容量に蓄積された電荷の向きに応じて選択的に上昇し又
は低下する。また、相補ビット線Ｂ１０＊〜Ｂ１ｎ＊の
非反転及び反転信号線間の電位差は、まず相補内部制御
信号ＳＣ＊の有効レベルを受けてコモンソース線短絡回
路ＣＳＳＣのスイッチＭＯＳＦＥＴＰ１及びＮ１がオン
状態とされ、センスアンプＳＡ０のコモンソース線ＣＳ
Ｐ０及びＣＳＮ０ならびにメモリアレイＡＲＹ０の相補
ビット線Ｂ００＊〜Ｂ０ｎ＊に残された電源電圧ＶＣＣ
及び接地電位ＶＳＳがコモンソース線ＣＳＰ１及びＣＳ
Ｎ１に伝達されることで、ひとまず所定電位Ｖ１まで上
昇しあるいは所定電位Ｖ２まで低下する。そして、相補
内部制御信号ＰＡ１＊の有効レベルを受けて、電源電圧
ＶＣＣのようなハイレベル又は接地電位ＶＳＳのような
ロウレベルに拡大され完全な２値読み出し信号となっ
て、ワード線Ｗ１０に結合されるｎ＋１対のメモリセル
の強誘電体キャパシタの電極間容量に再書き込みされ
る。

【００７８】なお、上記所定電位Ｖ１が、電源電圧ＶＣ
Ｃと中間電位ＨＶＣとの間の中間電位つまり（ＶＣＣ−
ＨＶＣ）／２のような電位とされ、所定電位Ｖ２が、中
間電位ＨＶＣと接地電位ＶＳＳとの間の中間電位つまり
（ＨＶＣ−ＶＳＳ）／２すなわちＨＶＣ／２のような電
位とされることは言うまでもない。

【００７９】以下、メモリアレイＡＲＹ０のワード線Ｗ
０１〜Ｗ０ｍならびにメモリアレイＡＲＹ１のワード線
Ｗ１１〜Ｗ１ｍについて同様なリフレッシュ動作が繰り
返された後、シャドーＲＡＭはリフレッシュモードを終
了する。また、上記一連のリフレッシュ動作は、メモリ
アレイＡＲＹ０及びＡＲＹ１を順次交互に指定して行わ
れ、そのたびにコモンソース線短絡回路ＣＳＳＣのスイ
ッチＭＯＳＦＥＴＰ１及びＮ１を介するチャージシェア
つまり電荷再配分が行われる。この結果、リフレッシュ
モードにおいても、前記図５の実施例と同様な効果を得
ることができ、シャドーＲＡＭの低消費電力化を図るこ
とができるものである。

【００８０】以上の実施例から得られる作用効果は、下
記の通りである。すなわち、（１）不揮発モード又は揮発モードで選択的に使用可能
とされかつ不揮発モードから揮発モードへの移行に際
し、ビット線を第１又は第２の電源電圧にプリチャージ
しつつ行われるリコールモードを必要とするシャドーＲ
ＡＭ等において、メモリアレイを複数分割して選択的に
かつ順次交互に活性状態とし、これらのメモリアレイに
対応してその第１及び第２のコモンソース線に第１及び
第２の電源電圧がそれぞれ供給されることでそれぞれ選
択的に動作状態とされる複数のセンスアンプを設けると
ともに、これらのセンスアンプの第１又は第２のコモン
ソース線間に、ワード線の選択動作が終了してから対応
するセンスアンプの第１及び第２のコモンソース線に第
１及び第２の電源電圧が供給されるまでの間に一時的に
オン状態とされる短絡スイッチをそれぞれ設けること
で、一方のセンスアンプの増幅動作により対応するコモ
ンソース線ならびにメモリアレイの相補ビット線の非反
転又は反転信号線の寄生容量に蓄積された電荷を、他方
のセンスアンプのコモンソース線に対する動作電源とし
て利用し、これらのコモンソース線ならびに対応するメ
モリアレイの相補ビット線の非反転及び反転信号線の電
位を中間電位まで高めることができるという効果が得ら
れる。

【００８１】（２）上記（１）項により、シャドーＲＡ
Ｍ等の特にリコールモードにおける所要電流を削減する
ことができるという効果が得られる。（３）上記（１）項及び（２）項において、短絡スイッ
チを、シャドーＲＡＭのリフレッシュモードにおいて
も、上記リコールモードの場合と同じ条件で一時的にオ
ン状態とすることで、シャドーＲＡＭ等の特にリフレッ
シュモードにおける所要電流を削減することができると
いう効果が得られる。（４）上記（１）項ないし（３）項により、シャドーＲ
ＡＭ等の低消費電力化を図ることができるという効果が
得られる。

【００８２】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、メモリアレイＡＲＹ０及びＡＲＹ１
は、その直接周辺回路を含めて複数のメモリマットに分
割することができる。また、シャドーＲＡＭは、リコー
ルモード及びリフレッシュモードにおいて順次交互に活
性状態とされる複数対のメモリアレイを備えることがで
きるし、対構成とはされない複数のメモリアレイを設
け、これらのメモリアレイを順次活性状態としてもよ
い。さらに、シャドーＲＡＭは、例えば×４ビット，×
８ビットあるいは×１６ビット等、任意のビット構成を
採りうるし、そのブロック構成や起動制御信号及び内部
制御信号の名称，組み合わせ及び有効レベルならびに電
源電圧の極性等は、種々の実施形態を採りうる。

【００８３】図２において、シャドーＲＡＭは、いわゆ
る１セル・１トランジスタ型等、各種のアレイ構成を採
ることができる。また、メモリアレイＡＲＹ０及びＡＲ
Ｙ１は、冗長素子を含むことができるし、それぞれシェ
アドセンス形態とすることもよい。コモンソース線短絡
回路ＣＳＳＣは、例えばＶＣＣプリチャージ方式のリコ
ールモードのみを対象とする場合、ＮチャンネルＭＯＳ
ＦＥＴＮ１のみで構成できるし、ＶＳＳプリチャージ方
式のリコールモードのみを対象とする場合は、Ｐチャン
ネルＭＯＳＦＥＴＰ１のみで構成することができる。ス
イッチＭＯＳＦＥＴＰ１及びＮ１のそれぞれを、Ｐチャ
ンネル及びＮチャンネルＭＯＳＦＥＴが並列結合されて
なるいわゆる相補スイッチに置き換えることもよい。メ
モリアレイＡＲＹ０及びＡＲＹ１ならびにセンスアンプ
ＳＡ０及びＳＡ１の具体的構成ならびにＭＯＳＦＥＴの
導電型等は、種々の実施形態を採りうる。

【００８４】図３において、強誘電体メモリセルの情報
保持特性は標準的な一例であって、この発明に制約を与
えるものではない。図４において、シャドーＲＡＭをリ
コールモードとするための起動条件等は、種々の実施形
態を採りうる。図５ないし図７において、各起動制御信
号，内部制御信号ならびに内部信号の名称及び絶対的時
間関係ならびにそれぞれの有効レベル等は、この実施例
の限りではない。コモンソース線短絡回路ＣＳＳＣによ
るコモンソース線の短絡は、例えば、メモリアレイＡＲ
Ｙ０及びＡＲＹ１を交互に活性状態としながら行われる
連続的な通常の読み出し又は書き込みモードにも同様に
活用することができる。

【００８５】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるシャ
ドーＲＡＭに適用した場合について説明したが、それに
限定されるものではなく、例えば、揮発モードを有さな
い通常の強誘電体メモリやこれらの強誘電体メモリを内
蔵するシングルチップマイクロコンピュータ等のデジタ
ル集積回路装置にも適用できる。この発明は、少なくと
も順次交互に活性状態とされる複数のメモリアレイを備
える強誘電体メモリならびにこのような強誘電体メモリ
を含む装置又はシステムに広く適用できる。

【００８６】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。すなわち、不揮発モード又は揮発モード
で選択的に使用可能とされ、かつ不揮発モードから揮発
モードへの移行に際し、ビット線を第１又は第２の電源
電圧にプリチャージしつつ行われるリコールモードを必
要とするシャドーＲＡＭ等において、メモリアレイを複
数分割して選択的にかつ順次交互に活性状態とし、これ
らのメモリアレイに対応してその第１及び第２のコモン
ソース線に第１及び第２の電源電圧がそれぞれ供給され
ることでそれぞれ選択的に動作状態とされる複数のセン
スアンプを設けるとともに、これらのセンスアンプの第
１又は第２のコモンソース線間に、ワード線の選択動作
が終了してから対応するセンスアンプの第１及び第２の
コモンソース線に第１及び第２の電源電圧が供給される
までの間に一時的にオン状態とされる短絡スイッチをそ
れぞれ設け、これらの短絡スイッチを、シャドーＲＡＭ
のリフレッシュモードにおいても、上記リコールモード
の場合と同じ条件で選択的にオン状態とすることで、一
方のセンスアンプの増幅動作により対応するコモンソー
ス線ならびにメモリアレイの相補ビット線の非反転又は
反転信号線の寄生容量に蓄積された電荷を、他方のセン
スアンプのコモンソース線に対する動作電源として利用
し、これらのコモンソース線ならびに対応するメモリア
レイの相補ビット線の非反転及び反転信号線の電位を中
間電位まで高めることができる。この結果、シャドーＲ
ＡＭ等の特にリコールモード及びリフレッシュモードに
おける所要電流を削減し、シャドーＲＡＭ等の低消費電
力化を図ることができる。

【図面の簡単な説明】

【図１】この発明が適用されたシャドーＲＡＭの一実施
例を示すブロック図である。

【図２】図１のシャドーＲＡＭに含まれるメモリアレイ
及びその周辺部の一実施例を示す部分的な回路図であ
る。

【図３】図２のメモリアレイを構成する強誘電体メモリ
セルの一実施例を示す情報保持特性図である。

【図４】図１のシャドーＲＡＭの動作モードの推移を説
明するための一実施例を示す概念図である。

【図５】図１のシャドーＲＡＭのリコールモードのＶＣ
Ｃプリチャージ方式を採る場合の一実施例を示す信号波
形図である。

【図６】図１のシャドーＲＡＭのリコールモードのＶＳ
Ｓプリチャージ方式を採る場合の一実施例を示す信号波
形図である。

【図７】図１のシャドーＲＡＭのリフレッシュモードの
一実施例を示す信号波形図である。

【符号の説明】

ＡＲＹ０〜ＡＲＹ１……メモリアレイ、ＸＤ０〜ＸＤ１
……Ｘアドレスデコーダ、Ｘ０〜Ｘｉ……Ｘ内部アドレ
ス信号、ＸＢ……Ｘアドレスバッファ、ＲＦＣ……リフ
レッシュコントローラ、ＳＡ０〜ＳＡ１……センスアン
プ、ＣＳＰ０〜ＣＳＰ１，ＣＳＮ０〜ＣＳＮ１……コモ
ンソース線、ＣＳＳＣ……コモンソース線短絡回路、Ｃ
Ｄ０＊〜ＣＤ１＊……相補共通データ線、ＹＤ……Ｙア
ドレスデコーダ、Ｙ０〜Ｙｉ……Ｙ内部アドレス信号、
ＹＢ……Ｙアドレスバッファ、ＩＯ……データ入出力回
路、ＴＧ……タイミング発生回路。Ｄｉｎ……データ入
力端子、Ｄｏｕｔ……データ出力端子、ＲＡＳＢ……ロ
ウアドレスストローブ信号入力端子、ＣＡＳＢ……カラ
ムアドレスストローブ信号入力端子、ＷＥＢ……ライト
イネーブル信号入力端子、ＲＥＣＭ……リコールモード
制御信号、Ａ０〜Ａｉ……アドレス入力端子。Ｗ００〜
Ｗ０ｍ，Ｗ１０〜Ｗ１ｍ……ワード線、Ｂ００＊〜Ｂ０
ｎ＊，Ｂ１０＊〜Ｂ１ｎ＊……相補ビット線、Ｑｔ，Ｑ
ｂ……アドレス選択ＭＯＳＦＥＴ、Ｃｔ，Ｃｂ……強誘
電体キャパシタ、ＶＰ……プレート電圧、ＶＣ……プリ
チャージ電圧、ＰＣ……プリチャージ制御信号、ＣＳＰ
０〜ＣＳＰ１，ＣＳＮ０〜ＣＳＮ１……コモンソース
線、ＹＳ０〜ＹＳｎ……ビット線選択信号、Ｐ１〜Ｐ７
……ＰチャンネルＭＯＳＦＥＴ、Ｎ１〜ＮＨ……Ｎチャ
ンネルＭＯＳＦＥＴ。ｔｒｅｆ……リフレッシュ周期。
ｃｙ．０〜ｃｙ．１……アクセスサイクル、ＶＣＣ……
電源電圧、ＶＳＳ……接地電位、ＨＶＣ……中間電位、
ＶＣＨ……高電圧。

───────────────────────────────────────────────────── フロントページの続き (72)発明者永島靖東京都青梅市今井2326番地株式会社日立製作所デバイス開発センタ内 (72)発明者成井誠司東京都青梅市今井2326番地株式会社日立製作所デバイス開発センタ内 (72)発明者青木康伸東京都小平市上水本町５丁目20番１号日立超エル・エス・アイ・エンジニアリング株式会社内

Claims

【特許請求の範囲】

【請求項１】強誘電体メモリセルがそれぞれ格子状に
配置されてなりかつ選択的に活性状態とされる複数のメ
モリアレイと、上記メモリアレイに対応して設けられ対
応する第１及び第２のコモンソース線に第１及び第２の
電源電圧がそれぞれ供給されることで選択的に動作状態
とされる複数のセンスアンプと、上記複数のセンスアン
プの第１又は第２のコモンソース線間にそれぞれ設けら
れる短絡スイッチとを具備することを特徴とする強誘電
体メモリ。
【請求項２】上記短絡スイッチは、上記複数のメモリ
アレイが順次交互に活性状態とされる所定の動作モード
において、一方の上記メモリアレイに関するワード線の
選択動作が終了してから対応する上記第１及び第２のコ
モンソース線に第１及び第２の電源電圧が供給されるま
での間に一時的にオン状態とされるものであることを特
徴とする請求項１の強誘電体メモリ。
【請求項３】上記動作モードは、指定された上記メモ
リアレイのビット線を第１又は第２の電源電圧にプリチ
ャージして行われるリコールモードであることを特徴と
する請求項１又は請求項２の強誘電体メモリ。
【請求項４】上記動作モードは、指定された上記メモ
リアレイのビット線を第１及び第２の電源電圧の中間電
位にプリチャージして行われるリフレッシュモードであ
ることを特徴とする請求項１又は請求項２の強誘電体メ
モリ。
【請求項５】上記強誘電体メモリは、上記リコールモ
ード及びリフレッシュモードにおいて上記複数のメモリ
アレイを順次交互に指定するためのアドレスを自律的に
生成するアドレスカウンタを具備するものであることを
特徴とする請求項１，請求項２，請求項３又は請求項４
の強誘電体メモリ。