JPH09246478A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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- JPH09246478A JPH09246478A JP8045234A JP4523496A JPH09246478A JP H09246478 A JPH09246478 A JP H09246478A JP 8045234 A JP8045234 A JP 8045234A JP 4523496 A JP4523496 A JP 4523496A JP H09246478 A JPH09246478 A JP H09246478A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 ＭＩＳＦＥＴにおいて、寄生接合容量の低減
による動作速度の高速化とラッチアップ耐性の向上によ
る高信頼度化を実現する。 【解決手段】 浅いｐ型ウエル７，１２および浅いｎ型
ウエル９は、半導体基板１の表面近くに位置する不純物
濃度の低い不純物領域と半導体基板１の内部に位置する
不純物濃度の高い不純物領域によって構成されているの
で、半導体基板１の表面近傍に形成されるｎチャネル型
ＭＩＳＦＥＴの高濃度ソース、ドレイン領域１９ｎとウ
エル領域間およびｐチャネル型ＭＩＳＦＥＴの高濃度ソ
ース、ドレイン領域１９ｐとウエル領域間の寄生接合容
量は低減され、さらに、半導体基板１の内部の抵抗が低
くなり、ラッチップ耐性が向上する。
による動作速度の高速化とラッチアップ耐性の向上によ
る高信頼度化を実現する。 【解決手段】 浅いｐ型ウエル７，１２および浅いｎ型
ウエル９は、半導体基板１の表面近くに位置する不純物
濃度の低い不純物領域と半導体基板１の内部に位置する
不純物濃度の高い不純物領域によって構成されているの
で、半導体基板１の表面近傍に形成されるｎチャネル型
ＭＩＳＦＥＴの高濃度ソース、ドレイン領域１９ｎとウ
エル領域間およびｐチャネル型ＭＩＳＦＥＴの高濃度ソ
ース、ドレイン領域１９ｐとウエル領域間の寄生接合容
量は低減され、さらに、半導体基板１の内部の抵抗が低
くなり、ラッチップ耐性が向上する。
Description
【０００１】
【発明の属する技術分野】 本発明は、半導体集積回路
装置およびその製造方法に関し、特に、ＭＩＳＦＥＴ
（Metal Insulator Semiconductor Field Effect Trans
istor ）を有する半導体集積回路装置に適用して有効な
技術に関するものである。
装置およびその製造方法に関し、特に、ＭＩＳＦＥＴ
（Metal Insulator Semiconductor Field Effect Trans
istor ）を有する半導体集積回路装置に適用して有効な
技術に関するものである。
【０００２】
【従来の技術】半導体集積回路装置においては、チップ
外部の電源からチップ内部の入出力部の半導体素子に電
気信号が入力され、この電気信号を受けて内部回路の半
導体素子を動作させている。
外部の電源からチップ内部の入出力部の半導体素子に電
気信号が入力され、この電気信号を受けて内部回路の半
導体素子を動作させている。
【０００３】しかしながら、チップ外部における電源電
圧の過度変動やリンキングなどの過度雑音による電圧
が、チップ内部の入出力部の半導体素子に印加される
と、この電圧が半導体基板を通して内部回路の半導体素
子に伝わり、半導体集積回路装置の誤動作を引き起こ
す。
圧の過度変動やリンキングなどの過度雑音による電圧
が、チップ内部の入出力部の半導体素子に印加される
と、この電圧が半導体基板を通して内部回路の半導体素
子に伝わり、半導体集積回路装置の誤動作を引き起こ
す。
【０００４】この誤動作を防止する方法としては、半導
体のダイオード特性を利用して、入出力部の半導体素子
と内部回路の半導体素子を電気的に分離し、過度雑音が
入出力部の半導体素子から内部回路の半導体素子へ伝達
するのを防ぐ３重ウエルがある。
体のダイオード特性を利用して、入出力部の半導体素子
と内部回路の半導体素子を電気的に分離し、過度雑音が
入出力部の半導体素子から内部回路の半導体素子へ伝達
するのを防ぐ３重ウエルがある。
【０００５】３重ウエルは、半導体基板の表面から所定
の深さにかけて設けられた半導体基板と反対の導電型の
深いフラットウエルと、この深いフラットウエル内に形
成される深いフラットウエルとは反対の導電型の浅いフ
ラットウエルから構成される。
の深さにかけて設けられた半導体基板と反対の導電型の
深いフラットウエルと、この深いフラットウエル内に形
成される深いフラットウエルとは反対の導電型の浅いフ
ラットウエルから構成される。
【０００６】以下に、本発明者により検討された、フラ
ットウエルによって構成されるウエル領域の製造工程を
示す。まず、図８に示すように、ｐ型の半導体基板１の
表面に熱酸化処理によって酸化シリコン膜２２を形成す
る。次に、パターニングされたフォトレジスト（図示せ
ず）をマスクにして、半導体基板１にリン（Ｐ）イオン
をイオン打ち込みによって注入した後、前記フォトレジ
ストを除去し、次いで、高温で１回目の長時間の熱拡散
を行ない、半導体基板１の表面から所定の深さにかけ
て、入出力部の半導体基板１に深いｎ型フラットウエル
２３を形成する。
ットウエルによって構成されるウエル領域の製造工程を
示す。まず、図８に示すように、ｐ型の半導体基板１の
表面に熱酸化処理によって酸化シリコン膜２２を形成す
る。次に、パターニングされたフォトレジスト（図示せ
ず）をマスクにして、半導体基板１にリン（Ｐ）イオン
をイオン打ち込みによって注入した後、前記フォトレジ
ストを除去し、次いで、高温で１回目の長時間の熱拡散
を行ない、半導体基板１の表面から所定の深さにかけ
て、入出力部の半導体基板１に深いｎ型フラットウエル
２３を形成する。
【０００７】次に、図９に示すように、窒化シリコン膜
２４を半導体基板１上に堆積した後、パターニングされ
たフォトレジスト２５をマスクにして窒化シリコン膜２
４をエッチングし、次いで、内部回路の半導体基板１に
浅いｎ型フラットウエル２６を形成するためのＰイオン
を導入する。
２４を半導体基板１上に堆積した後、パターニングされ
たフォトレジスト２５をマスクにして窒化シリコン膜２
４をエッチングし、次いで、内部回路の半導体基板１に
浅いｎ型フラットウエル２６を形成するためのＰイオン
を導入する。
【０００８】次に、図１０に示すように、フォトレジス
ト２５を除去した後、選沢酸化を行ない、半導体基板１
上に厚い酸化シリコン膜２７を形成する。次いで、窒化
シリコン膜２４を除去した後、厚い酸化シリコン膜２７
を貫通しないエネルギーで、内部回路の半導体基板１お
よび入出力部の深いｎ型フラットウエル２３に、浅いｐ
型フラットウエル２８を形成するためのボロン（Ｂ）イ
オンを導入する。
ト２５を除去した後、選沢酸化を行ない、半導体基板１
上に厚い酸化シリコン膜２７を形成する。次いで、窒化
シリコン膜２４を除去した後、厚い酸化シリコン膜２７
を貫通しないエネルギーで、内部回路の半導体基板１お
よび入出力部の深いｎ型フラットウエル２３に、浅いｐ
型フラットウエル２８を形成するためのボロン（Ｂ）イ
オンを導入する。
【０００９】続いて、高温で２回目の長時間の熱拡散を
行ない、内部回路の半導体基板１に浅いｎ型フラットウ
エル２６を、内部回路の半導体基板１と入出力部の深い
ｎ型フラットウエル２３の内側に浅いｐ型フラットウエ
ル２８をそれぞれ形成して、入出力部にフラットウエル
からなる３重ウエル、内部回路にはフラットウエルから
なる浅いｐ型２重ウエルおよび浅いｎ型２重ウエルを設
ける。
行ない、内部回路の半導体基板１に浅いｎ型フラットウ
エル２６を、内部回路の半導体基板１と入出力部の深い
ｎ型フラットウエル２３の内側に浅いｐ型フラットウエ
ル２８をそれぞれ形成して、入出力部にフラットウエル
からなる３重ウエル、内部回路にはフラットウエルから
なる浅いｐ型２重ウエルおよび浅いｎ型２重ウエルを設
ける。
【００１０】次に、図１１に示すように、半導体基板１
の表面を洗浄して、酸化シリコン膜２２および厚い酸化
シリコン膜２７を除去した後、半導体基板１の表面に酸
化シリコン膜２９および窒化シリコン膜３０を順次形成
する。次いで、パターンニングされたフォトレジスト
（図示せず）をマスクにして、後にＬＯＣＯＳ（LocalO
xidation of Silicon）酸化膜４が形成される領域の窒
化シリコン膜３０をエッチングした後、選沢酸化を行な
い、半導体基板１の主面上にＬＯＣＯＳ酸化膜４を形成
する。
の表面を洗浄して、酸化シリコン膜２２および厚い酸化
シリコン膜２７を除去した後、半導体基板１の表面に酸
化シリコン膜２９および窒化シリコン膜３０を順次形成
する。次いで、パターンニングされたフォトレジスト
（図示せず）をマスクにして、後にＬＯＣＯＳ（LocalO
xidation of Silicon）酸化膜４が形成される領域の窒
化シリコン膜３０をエッチングした後、選沢酸化を行な
い、半導体基板１の主面上にＬＯＣＯＳ酸化膜４を形成
する。
【００１１】なお、フラットウエルの形成方法に関して
は、特開昭５６−０４３７５６号公報に記載されてい
る。
は、特開昭５６−０４３７５６号公報に記載されてい
る。
【００１２】
【発明が解決しようとする課題】しかしながら、フラッ
トウエルで構成される入出力部の３重ウエルでは、以下
の問題点があることを本発明者は見いだした。
トウエルで構成される入出力部の３重ウエルでは、以下
の問題点があることを本発明者は見いだした。
【００１３】すなわち、フラットウエルで構成される３
重ウエルの不純物濃度は、図１２に示すように、半導体
基板の表面近傍で最も高くなる。このため、入出力部の
半導体基板の表面近傍に半導体素子であるＭＩＳＦＥＴ
を形成すると、ＭＩＳＦＥＴのソース、ドレイン領域と
３重ウエル間の寄生容量が大きくなり、ＭＩＳＦＥＴの
動作速度が遅くなる。
重ウエルの不純物濃度は、図１２に示すように、半導体
基板の表面近傍で最も高くなる。このため、入出力部の
半導体基板の表面近傍に半導体素子であるＭＩＳＦＥＴ
を形成すると、ＭＩＳＦＥＴのソース、ドレイン領域と
３重ウエル間の寄生容量が大きくなり、ＭＩＳＦＥＴの
動作速度が遅くなる。
【００１４】さらに、寄生バイポーラによるラッチアッ
プを抑制するために、３重ウエルの不純物濃度を高くす
ると、寄生容量はウエル濃度の１／２乗に比例すること
から、ＭＩＳＦＥＴのソース、ドレイン領域と３重ウエ
ル間の寄生容量の増加がより顕著となる。
プを抑制するために、３重ウエルの不純物濃度を高くす
ると、寄生容量はウエル濃度の１／２乗に比例すること
から、ＭＩＳＦＥＴのソース、ドレイン領域と３重ウエ
ル間の寄生容量の増加がより顕著となる。
【００１５】また、３重ウエルを形成するためには、深
いフラットウエルおよび浅いフラットウエルを形成する
ための２回の長時間の熱拡散工程が必要であり、ウエル
領域を形成する形成工程の処理時間が長くなるという問
題がある。
いフラットウエルおよび浅いフラットウエルを形成する
ための２回の長時間の熱拡散工程が必要であり、ウエル
領域を形成する形成工程の処理時間が長くなるという問
題がある。
【００１６】また、フラットウエルを形成するための長
時間の熱拡散を行うと、半導体基板に導入された不純物
イオンが半導体基板の深さ方向だけでなく横方向へも拡
散するので、３重ウエルにおいて深いフラットウエルの
内側に浅いフラットウエルを確実に形成するためには、
深いフラットウエルと浅いフラットウエルの合わせ余裕
を大きくとることが必要であり、３重ウエルの面積を縮
小させることが難しい。
時間の熱拡散を行うと、半導体基板に導入された不純物
イオンが半導体基板の深さ方向だけでなく横方向へも拡
散するので、３重ウエルにおいて深いフラットウエルの
内側に浅いフラットウエルを確実に形成するためには、
深いフラットウエルと浅いフラットウエルの合わせ余裕
を大きくとることが必要であり、３重ウエルの面積を縮
小させることが難しい。
【００１７】本発明の目的は、ソース、ドレイン領域と
ウエル領域間の寄生容量を低減することによるＭＩＳＦ
ＥＴの動作速度の高速化と、ラッチアップ耐性を向上す
ることによるＭＩＳＦＥＴの高信頼度化が可能なウエル
領域を実現することのできる技術を提供することにあ
る。
ウエル領域間の寄生容量を低減することによるＭＩＳＦ
ＥＴの動作速度の高速化と、ラッチアップ耐性を向上す
ることによるＭＩＳＦＥＴの高信頼度化が可能なウエル
領域を実現することのできる技術を提供することにあ
る。
【００１８】本発明の他の目的は、ウエル領域の形成工
程におけるスループットを向上することのできる技術を
提供することにある。
程におけるスループットを向上することのできる技術を
提供することにある。
【００１９】本発明の他の目的は、ウエル領域の微細化
を実現することのできる技術を提供することにある。
を実現することのできる技術を提供することにある。
【００２０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００２１】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。すなわち、 （１）本発明の半導体集積回路装置は、半導体基板と反
対の導電型である深いウエルおよび前記深いウエルの内
側に形成された前記深いウエルと反対の導電型である浅
いウエルによって構成されるウエル領域を有しており、
前記深いウエルの不純物濃度の最大値は前記浅いウエル
よりも深い位置に設けられ、前記半導体基板の表面近傍
に位置する前記浅いウエルの不純物濃度が前記半導体基
板の不純物濃度と同等またはそれ以下であり、前記浅い
ウエルは前記半導体基板の深さ方向に位置する複数の不
純物領域によって構成されている。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。すなわち、 （１）本発明の半導体集積回路装置は、半導体基板と反
対の導電型である深いウエルおよび前記深いウエルの内
側に形成された前記深いウエルと反対の導電型である浅
いウエルによって構成されるウエル領域を有しており、
前記深いウエルの不純物濃度の最大値は前記浅いウエル
よりも深い位置に設けられ、前記半導体基板の表面近傍
に位置する前記浅いウエルの不純物濃度が前記半導体基
板の不純物濃度と同等またはそれ以下であり、前記浅い
ウエルは前記半導体基板の深さ方向に位置する複数の不
純物領域によって構成されている。
【００２２】（２）また、本発明の半導体集積回路装置
は、前記（１）の半導体集積回路装置において、前記浅
いウエルを構成する前記複数の不純物領域のうち、ＭＩ
ＳＦＥＴのソース、ドレイン領域が形成される領域に位
置する不純物領域の不純物濃度が、前記深いウエルの不
純物濃度、および前記浅いウエルを構成し前記ＭＩＳＦ
ＥＴのソース、ドレイン領域が形成される領域よりも深
くに位置する不純物領域の不純物濃度よりも低く設けら
れている。
は、前記（１）の半導体集積回路装置において、前記浅
いウエルを構成する前記複数の不純物領域のうち、ＭＩ
ＳＦＥＴのソース、ドレイン領域が形成される領域に位
置する不純物領域の不純物濃度が、前記深いウエルの不
純物濃度、および前記浅いウエルを構成し前記ＭＩＳＦ
ＥＴのソース、ドレイン領域が形成される領域よりも深
くに位置する不純物領域の不純物濃度よりも低く設けら
れている。
【００２３】（３）また、本発明の半導体集積回路装置
の製造方法は、前記（１）の半導体集積回路装置の製造
方法において、前記半導体基板に前記半導体基板と反対
の導電型である第１の不純物イオンを高エネルギーで打
ち込むことによって前記深いウエルを形成した後、前記
半導体基板に前記深いウエルと反対の導電型である第２
の不純物イオンを異なるエネルギーで複数回打ち込むこ
とによって前記浅いウエルを構成する前記複数の不純物
領域を形成するものである。
の製造方法は、前記（１）の半導体集積回路装置の製造
方法において、前記半導体基板に前記半導体基板と反対
の導電型である第１の不純物イオンを高エネルギーで打
ち込むことによって前記深いウエルを形成した後、前記
半導体基板に前記深いウエルと反対の導電型である第２
の不純物イオンを異なるエネルギーで複数回打ち込むこ
とによって前記浅いウエルを構成する前記複数の不純物
領域を形成するものである。
【００２４】（４）また、本発明の半導体集積回路装置
の製造方法は、前記（３）の半導体集積回路装置の製造
方法において、前記深いウエルを形成するための前記第
１の不純物イオンの打ち込みに用いられるマスクと前記
浅いウエルを形成するための前記第２の不純物イオンの
打ち込みに用いられるマスクは同一であり、前記深いウ
エルは前記半導体基板の表面に対して斜めに前記第１の
不純物イオンを注入することによって形成されるもので
ある。
の製造方法は、前記（３）の半導体集積回路装置の製造
方法において、前記深いウエルを形成するための前記第
１の不純物イオンの打ち込みに用いられるマスクと前記
浅いウエルを形成するための前記第２の不純物イオンの
打ち込みに用いられるマスクは同一であり、前記深いウ
エルは前記半導体基板の表面に対して斜めに前記第１の
不純物イオンを注入することによって形成されるもので
ある。
【００２５】上記した手段（１）、（２）および（３）
によれば、浅いウエルの一部を構成しＭＩＳＦＥＴのソ
ース、ドレイン領域が位置する不純物領域の不純物濃度
が低く設定されるので、ＭＩＳＦＥＴのソース、ドレイ
ン領域とウエル領域間の寄生容量が低減できる。さら
に、深いウエルの不純物濃度および浅いウエルの他の一
部を構成しＭＩＳＦＥＴのソース、ドレイン領域よりも
深くに位置する不純物領域の不純物濃度は、ＭＩＳＦＥ
Ｔのソース、ドレイン領域が位置する不純物領域の不純
物濃度よりも高く設定されるので、半導体基板の所定の
深さの領域で不純物濃度が高いウエル領域が得られて、
ＭＩＳＦＥＴのラッチアップ耐性を向上することができ
る。
によれば、浅いウエルの一部を構成しＭＩＳＦＥＴのソ
ース、ドレイン領域が位置する不純物領域の不純物濃度
が低く設定されるので、ＭＩＳＦＥＴのソース、ドレイ
ン領域とウエル領域間の寄生容量が低減できる。さら
に、深いウエルの不純物濃度および浅いウエルの他の一
部を構成しＭＩＳＦＥＴのソース、ドレイン領域よりも
深くに位置する不純物領域の不純物濃度は、ＭＩＳＦＥ
Ｔのソース、ドレイン領域が位置する不純物領域の不純
物濃度よりも高く設定されるので、半導体基板の所定の
深さの領域で不純物濃度が高いウエル領域が得られて、
ＭＩＳＦＥＴのラッチアップ耐性を向上することができ
る。
【００２６】また、上記した手段（３）によれば、深い
フラットウエルおよび浅いフラットウエルからなる従来
のウエル領域を形成する際に２回必要であった熱拡散処
理を施さなくても、不純物イオンの打ち込みのみによっ
て半導体基板の深くに高濃度の不純物イオンを注入して
ウエル領域を形成することができる。
フラットウエルおよび浅いフラットウエルからなる従来
のウエル領域を形成する際に２回必要であった熱拡散処
理を施さなくても、不純物イオンの打ち込みのみによっ
て半導体基板の深くに高濃度の不純物イオンを注入して
ウエル領域を形成することができる。
【００２７】また、上記した手段（４）によれば、半導
体基板の表面に対して斜めに不純物イオンを打ち込んで
深いウエルを形成した後、深いウエルを形成する際の不
純物イオンの打ち込みに用いたマスクを再び用いて、半
導体基板の表面に対して不純物イオンをほぼ垂直に打ち
込むことにより深いウエルの内側に浅いウエルを自己整
合で形成することができる。
体基板の表面に対して斜めに不純物イオンを打ち込んで
深いウエルを形成した後、深いウエルを形成する際の不
純物イオンの打ち込みに用いたマスクを再び用いて、半
導体基板の表面に対して不純物イオンをほぼ垂直に打ち
込むことにより深いウエルの内側に浅いウエルを自己整
合で形成することができる。
【００２８】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【００２９】なお、実施の形態を説明するための全図に
おいて同一機能を有するものは同一の符号を付し、その
繰り返しの説明は省略する。
おいて同一機能を有するものは同一の符号を付し、その
繰り返しの説明は省略する。
【００３０】図１は、本発明の一実施の形態によるＣＭ
ＯＳＦＥＴ（Complementary MetalOxide Semiconductor
FET ：相補型ＭＯＳＦＥＴ）の要部断面図を示してい
る。入出力部の深いｎ型ウエル６は、半導体基板１の内
部の深い領域における不純物濃度が最も高くなるように
高エネルギーのイオン打ち込みで注入されたｎ型不純物
によって構成されている。
ＯＳＦＥＴ（Complementary MetalOxide Semiconductor
FET ：相補型ＭＯＳＦＥＴ）の要部断面図を示してい
る。入出力部の深いｎ型ウエル６は、半導体基板１の内
部の深い領域における不純物濃度が最も高くなるように
高エネルギーのイオン打ち込みで注入されたｎ型不純物
によって構成されている。
【００３１】入出力部の浅いｐ型ウエル７および内部回
路の浅いｐ型ウエル１２は、図１３に示すように、２回
のイオン打ち込みで注入されたｐ型不純物からなり、半
導体基板１の表面近くに位置する第２のｐ型不純物領
域、およびこの第２のｐ型不純物領域よりも深い領域に
位置する第１のｐ型不純物領域によって構成されてい
る。
路の浅いｐ型ウエル１２は、図１３に示すように、２回
のイオン打ち込みで注入されたｐ型不純物からなり、半
導体基板１の表面近くに位置する第２のｐ型不純物領
域、およびこの第２のｐ型不純物領域よりも深い領域に
位置する第１のｐ型不純物領域によって構成されてい
る。
【００３２】半導体基板１の表面近傍に位置する第２の
ｐ型不純物領域の不純物濃度は、半導体基板１の不純物
濃度と同等またはそれ以下であり、さらに、第２のｐ型
不純物領域の不純物濃度の最大値は、第１のｐ型不純物
領域の不純物濃度の最大値よりも小さく設けられてい
る。
ｐ型不純物領域の不純物濃度は、半導体基板１の不純物
濃度と同等またはそれ以下であり、さらに、第２のｐ型
不純物領域の不純物濃度の最大値は、第１のｐ型不純物
領域の不純物濃度の最大値よりも小さく設けられてい
る。
【００３３】また、入出力部の深いｎ型ウエルの引き出
し領域１０および内部回路の浅いｎ型ウエル９も浅いｐ
型ウエル７，１２と同様に、２回のイオン打ち込みで注
入されたｎ型不純物からなり、半導体基板１の表面近く
の領域に位置する第２のｎ型不純物領域、およびこの第
２のｎ型不純物領域よりも深い領域に位置する第１のｎ
型不純物領域によって構成されている。
し領域１０および内部回路の浅いｎ型ウエル９も浅いｐ
型ウエル７，１２と同様に、２回のイオン打ち込みで注
入されたｎ型不純物からなり、半導体基板１の表面近く
の領域に位置する第２のｎ型不純物領域、およびこの第
２のｎ型不純物領域よりも深い領域に位置する第１のｎ
型不純物領域によって構成されている。
【００３４】半導体基板１の表面近傍に位置する第２の
ｎ型不純物領域の不純物濃度は、半導体基板１の不純物
濃度と同等またはそれ以下であり、さらに、第２のｎ型
不純物領域の不純物濃度の最大値は、第１のｎ型不純物
領域の不純物濃度の最大値よりも小さく設けられてい
る。
ｎ型不純物領域の不純物濃度は、半導体基板１の不純物
濃度と同等またはそれ以下であり、さらに、第２のｎ型
不純物領域の不純物濃度の最大値は、第１のｎ型不純物
領域の不純物濃度の最大値よりも小さく設けられてい
る。
【００３５】次に、本発明の一実施の形態であるＣＭＯ
ＳＦＥＴの製造方法を図２〜図５を用いて説明する。
ＳＦＥＴの製造方法を図２〜図５を用いて説明する。
【００３６】まず、図２に示すように、ｐ型の半導体基
板１の表面に熱酸化処理によって酸化シリコン膜２を形
成し、続いて、半導体基板１上に窒化シリコン膜３をＣ
ＶＤ（Chemical Vapor Deposition ）法で堆積する。次
に、パターニングされたフォトレジスト（図示せず）を
マスクにして窒化シリコン膜３をエッチングし、フォト
レジストを除去した後、選沢酸化により約４００ｎｍの
厚さのＬＯＣＯＳ酸化膜４を半導体基板１の主面上に形
成する。
板１の表面に熱酸化処理によって酸化シリコン膜２を形
成し、続いて、半導体基板１上に窒化シリコン膜３をＣ
ＶＤ（Chemical Vapor Deposition ）法で堆積する。次
に、パターニングされたフォトレジスト（図示せず）を
マスクにして窒化シリコン膜３をエッチングし、フォト
レジストを除去した後、選沢酸化により約４００ｎｍの
厚さのＬＯＣＯＳ酸化膜４を半導体基板１の主面上に形
成する。
【００３７】次に、図３に示すように、窒化シリコン膜
３を除去した後、パターニングされた厚い（例えば２〜
５μｍ）フォトレジスト５をマスクとして、ｎ型不純物
（例えば、Ｐ）を例えばエネルギー１３００ｋｅＶ、ド
ーズ量３×１０13／ｃｍ2 の条件で、半導体基板１の表
面に対して例えば３０°の角度でイオン打ち込みによっ
て注入し、入出力部の深いｎ型ウエル６を形成する。
３を除去した後、パターニングされた厚い（例えば２〜
５μｍ）フォトレジスト５をマスクとして、ｎ型不純物
（例えば、Ｐ）を例えばエネルギー１３００ｋｅＶ、ド
ーズ量３×１０13／ｃｍ2 の条件で、半導体基板１の表
面に対して例えば３０°の角度でイオン打ち込みによっ
て注入し、入出力部の深いｎ型ウエル６を形成する。
【００３８】次いで、図４に示すように、フォトレジス
ト５をマスクとしてｐ型不純物（例えば、Ｂ）を例えば
エネルギー３８０ｋｅＶ、ドーズ量３×１０13／ｃｍ2
の条件で、半導体基板１の表面に対してほぼ垂直にイオ
ン打ち込みによって注入し、入出力部の深いｎ型ウエル
６の内側に形成される浅いｐ型ウエル７の一部を構成す
る第１のｐ型不純物領域（図示せず）を形成する。
ト５をマスクとしてｐ型不純物（例えば、Ｂ）を例えば
エネルギー３８０ｋｅＶ、ドーズ量３×１０13／ｃｍ2
の条件で、半導体基板１の表面に対してほぼ垂直にイオ
ン打ち込みによって注入し、入出力部の深いｎ型ウエル
６の内側に形成される浅いｐ型ウエル７の一部を構成す
る第１のｐ型不純物領域（図示せず）を形成する。
【００３９】続いて、フォトレジスト５をマスクとして
ｐ型不純物（例えば、Ｂ）を例えばエネルギー７０ｋｅ
Ｖ、ドーズ量３×１０12／ｃｍ2 の条件で、半導体基板
１の表面に対してほぼ垂直にイオン打ち込みによって注
入し、入出力部の深いｎ型ウエル６の内側に形成される
浅いｐ型ウエル７の他の一部を構成する第２のｐ型不純
物領域（図示せず）を形成する。
ｐ型不純物（例えば、Ｂ）を例えばエネルギー７０ｋｅ
Ｖ、ドーズ量３×１０12／ｃｍ2 の条件で、半導体基板
１の表面に対してほぼ垂直にイオン打ち込みによって注
入し、入出力部の深いｎ型ウエル６の内側に形成される
浅いｐ型ウエル７の他の一部を構成する第２のｐ型不純
物領域（図示せず）を形成する。
【００４０】次に、図５に示すように、フォトレジスト
５を除去した後、パターニングされた厚い（例えば、２
〜５μｍ）フォトレジスト８をマスクとして、ｎ型不純
物（例えば、Ｐ）を例えばエネルギー６００ｋｅＶ、ド
ーズ量３×１０13／ｃｍ2 の条件でイオン打ち込みによ
って半導体基板１に注入する。これにより、内部回路の
浅いｎ型ウエル９の一部および入出力部の深いｎ型ウエ
ルの引き出し領域１０の一部を構成する第１のｎ型不純
物領域（図示せず）を形成する。
５を除去した後、パターニングされた厚い（例えば、２
〜５μｍ）フォトレジスト８をマスクとして、ｎ型不純
物（例えば、Ｐ）を例えばエネルギー６００ｋｅＶ、ド
ーズ量３×１０13／ｃｍ2 の条件でイオン打ち込みによ
って半導体基板１に注入する。これにより、内部回路の
浅いｎ型ウエル９の一部および入出力部の深いｎ型ウエ
ルの引き出し領域１０の一部を構成する第１のｎ型不純
物領域（図示せず）を形成する。
【００４１】続いて、フォトレジスト８をマスクとして
ｎ型不純物（例えば、Ｐ）を例えばエネルギー１６０ｋ
ｅＶ、ドーズ量３×１０12／ｃｍ2 の条件でイオン打ち
込みによって半導体基板１に注入する。これにより、内
部回路の浅いｎ型ウエル９の他の一部および入出力部の
深いｎ型ウエルの引き出し領域１０の他の一部を構成す
る第２のｎ型不純物領域（図示せず）を形成する。
ｎ型不純物（例えば、Ｐ）を例えばエネルギー１６０ｋ
ｅＶ、ドーズ量３×１０12／ｃｍ2 の条件でイオン打ち
込みによって半導体基板１に注入する。これにより、内
部回路の浅いｎ型ウエル９の他の一部および入出力部の
深いｎ型ウエルの引き出し領域１０の他の一部を構成す
る第２のｎ型不純物領域（図示せず）を形成する。
【００４２】次に、図６に示すように、フォトレジスト
８を除去した後、パターニングされた厚い（例えば、２
〜５μｍ）フォトレジスト１１をマスクとして、ｐ型不
純物（例えば、Ｂ）を例えばエネルギー３８０ｋｅＶ、
ドーズ量３×１０13／ｃｍ2の条件でイオン打ち込みに
よって半導体基板１に注入し、内部回路の浅いｐ型ウエ
ル１２の一部を構成する第１のｐ型不純物領域（図示せ
ず）を形成する。
８を除去した後、パターニングされた厚い（例えば、２
〜５μｍ）フォトレジスト１１をマスクとして、ｐ型不
純物（例えば、Ｂ）を例えばエネルギー３８０ｋｅＶ、
ドーズ量３×１０13／ｃｍ2の条件でイオン打ち込みに
よって半導体基板１に注入し、内部回路の浅いｐ型ウエ
ル１２の一部を構成する第１のｐ型不純物領域（図示せ
ず）を形成する。
【００４３】続いて、フォトレジスト１１をマスクとし
てｐ型不純物（例えば、Ｂ）を例えばエネルギー７０ｋ
ｅＶ、ドーズ量３×１０12／ｃｍ2 の条件でイオン打ち
込みによって半導体基板１に注入し、内部回路の浅いｐ
型ウエル１２の他の一部を構成する第２のｐ型不純物領
域（図示せず）を形成する。
てｐ型不純物（例えば、Ｂ）を例えばエネルギー７０ｋ
ｅＶ、ドーズ量３×１０12／ｃｍ2 の条件でイオン打ち
込みによって半導体基板１に注入し、内部回路の浅いｐ
型ウエル１２の他の一部を構成する第２のｐ型不純物領
域（図示せず）を形成する。
【００４４】次に、図７に示すように、フォトレジスト
１１を除去した後、浅いｎ型ウエル９および深いｎ型ウ
エルの引き出し領域１０のＬＯＣＯＳ酸化膜４の直下近
傍にｎ型不純物を導入してｎ型チャネルストッパ領域１
３を形成し、浅いｐ型ウエル７，１２のＬＯＣＯＳ酸化
膜４の直下近傍にｐ型不純物を導入してｐ型チャネルス
トッパ領域１４を形成する。
１１を除去した後、浅いｎ型ウエル９および深いｎ型ウ
エルの引き出し領域１０のＬＯＣＯＳ酸化膜４の直下近
傍にｎ型不純物を導入してｎ型チャネルストッパ領域１
３を形成し、浅いｐ型ウエル７，１２のＬＯＣＯＳ酸化
膜４の直下近傍にｐ型不純物を導入してｐ型チャネルス
トッパ領域１４を形成する。
【００４５】次いで、酸化シリコン膜２を除去した後、
熱酸化処理により、半導体基板１の表面にゲート絶縁膜
１５を形成する。その後、従来の製造方法に従って、ゲ
ート電極１６、ｎチェネル型ＭＩＳＦＥＴとｐチャネル
型ＭＩＳＦＥＴの低濃度ソース、ドレイン領域１７ｎ，
１７ｐ、サイドウォールスペーサ１８、ｎチェネル型Ｍ
ＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴの高濃度ソー
ス、ドレイン領域１９ｎ，１９ｐ、層間絶縁膜２０およ
び金属配線２１を形成することにより、図１に示す本実
施の形態のＣＭＯＳＦＥＴが完成する。
熱酸化処理により、半導体基板１の表面にゲート絶縁膜
１５を形成する。その後、従来の製造方法に従って、ゲ
ート電極１６、ｎチェネル型ＭＩＳＦＥＴとｐチャネル
型ＭＩＳＦＥＴの低濃度ソース、ドレイン領域１７ｎ，
１７ｐ、サイドウォールスペーサ１８、ｎチェネル型Ｍ
ＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴの高濃度ソー
ス、ドレイン領域１９ｎ，１９ｐ、層間絶縁膜２０およ
び金属配線２１を形成することにより、図１に示す本実
施の形態のＣＭＯＳＦＥＴが完成する。
【００４６】このように、本実施の形態によれば、浅い
ｎ型ウエル９は、半導体基板１の表面近くに位置する第
２のｎ型不純物領域および第２のｎ型不純物領域の下に
位置する第１のｎ型不純物領域によって構成され、浅い
ｐ型ウエル７，１２は、半導体基板１の表面近くに位置
する第２のｐ型不純物領域および第２のｐ型不純物領域
の下に位置する第１のｐ型不純物領域によって構成され
ている。
ｎ型ウエル９は、半導体基板１の表面近くに位置する第
２のｎ型不純物領域および第２のｎ型不純物領域の下に
位置する第１のｎ型不純物領域によって構成され、浅い
ｐ型ウエル７，１２は、半導体基板１の表面近くに位置
する第２のｐ型不純物領域および第２のｐ型不純物領域
の下に位置する第１のｐ型不純物領域によって構成され
ている。
【００４７】すなわち、浅いｎ型ウエル９の一部を構成
しｐチャネル型ＭＩＳＦＥＴの高濃度ソース、ドレイン
領域１９ｐが形成される第２のｎ型不純物領域の不純物
濃度を低く設定する一方で、浅いｎ型ウエル９の他の一
部を構成しｐチャネル型ＭＩＳＦＥＴの高濃度ソース、
ドレイン領域１９ｐよりも深くに位置する第１のｎ型不
純物領域の不純物濃度を高く設定することができる。同
様に、浅いｐ型ウエル７，１２の一部を構成しｎチャネ
ル型ＭＩＳＦＥＴの高濃度ソース、ドレイン領域１９ｎ
が形成される第２のｐ型不純物領域の不純物濃度を低く
設定する一方で、浅いｐ型ウエル７，１２の他の一部を
構成しｎチャネル型ＭＩＳＦＥＴの高濃度ソース、ドレ
イン領域１９ｎよりも深くに位置する第１のｐ型不純物
領域の不純物濃度を高く設定することができる。
しｐチャネル型ＭＩＳＦＥＴの高濃度ソース、ドレイン
領域１９ｐが形成される第２のｎ型不純物領域の不純物
濃度を低く設定する一方で、浅いｎ型ウエル９の他の一
部を構成しｐチャネル型ＭＩＳＦＥＴの高濃度ソース、
ドレイン領域１９ｐよりも深くに位置する第１のｎ型不
純物領域の不純物濃度を高く設定することができる。同
様に、浅いｐ型ウエル７，１２の一部を構成しｎチャネ
ル型ＭＩＳＦＥＴの高濃度ソース、ドレイン領域１９ｎ
が形成される第２のｐ型不純物領域の不純物濃度を低く
設定する一方で、浅いｐ型ウエル７，１２の他の一部を
構成しｎチャネル型ＭＩＳＦＥＴの高濃度ソース、ドレ
イン領域１９ｎよりも深くに位置する第１のｐ型不純物
領域の不純物濃度を高く設定することができる。
【００４８】従って、ＣＭＯＳＦＥＴのソース、ドレイ
ン領域とウエル領域間の寄生容量が低減でき、同時に、
半導体基板１の内部の抵抗が下がり、ＣＭＯＳＦＥＴの
ラッチアップ耐性を向上することができる。
ン領域とウエル領域間の寄生容量が低減でき、同時に、
半導体基板１の内部の抵抗が下がり、ＣＭＯＳＦＥＴの
ラッチアップ耐性を向上することができる。
【００４９】さらに、深いｎ型ウエル６の不純物濃度の
最大値を浅いｐ型ウエル７の下に設けることによって、
半導体基板１の内部の抵抗が下がり、また、深いｎ型ウ
エルの引き出し領域１０を不純物濃度の高い第１のｎ型
不純物領域を含む浅いｎ型ウエル９で構成しているの
で、深いｎ型ウエル６および深いｎ型ウエルの引き出し
領域１０の低抵抗化によってもラッチアップ耐性の向上
を図ることができる。
最大値を浅いｐ型ウエル７の下に設けることによって、
半導体基板１の内部の抵抗が下がり、また、深いｎ型ウ
エルの引き出し領域１０を不純物濃度の高い第１のｎ型
不純物領域を含む浅いｎ型ウエル９で構成しているの
で、深いｎ型ウエル６および深いｎ型ウエルの引き出し
領域１０の低抵抗化によってもラッチアップ耐性の向上
を図ることができる。
【００５０】また、長時間の熱拡散処理を行わず、不純
物イオンのイオン打ち込みのみによって、入出力部の３
重ウエルおよび内部回路の２重ウエルを形成することが
できるので、ウエル領域の形成工程のスループットが向
上する。
物イオンのイオン打ち込みのみによって、入出力部の３
重ウエルおよび内部回路の２重ウエルを形成することが
できるので、ウエル領域の形成工程のスループットが向
上する。
【００５１】また、入出力部の３重ウエルにおいては、
半導体基板１の表面に対して３０°の角度でｎ型の不純
物イオンを打ち込むことによって深いｎ型ウエル６を形
成し、その後、深いｎ型ウエル６を形成する際のイオン
打ち込みのマスクとして用いたフォトレジスト５を再び
マスクに用いて、半導体基板１の表面に対してほぼ垂直
にｐ型の不純物イオンを打ち込むことによって浅いｐ型
ウエル７を形成しているので、深いｎ型ウエル６の内側
に浅いｐ型ウエル７を自己整合で形成することができ
る。
半導体基板１の表面に対して３０°の角度でｎ型の不純
物イオンを打ち込むことによって深いｎ型ウエル６を形
成し、その後、深いｎ型ウエル６を形成する際のイオン
打ち込みのマスクとして用いたフォトレジスト５を再び
マスクに用いて、半導体基板１の表面に対してほぼ垂直
にｐ型の不純物イオンを打ち込むことによって浅いｐ型
ウエル７を形成しているので、深いｎ型ウエル６の内側
に浅いｐ型ウエル７を自己整合で形成することができ
る。
【００５２】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
【００５３】例えば、前記実施の形態では、浅いｎ型ウ
エルおよび浅いｐ型ウエルは２つの不純物領域によって
構成されているが、３つ以上の複数個の不純物領域によ
って構成してもよい。
エルおよび浅いｐ型ウエルは２つの不純物領域によって
構成されているが、３つ以上の複数個の不純物領域によ
って構成してもよい。
【００５４】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００５５】本発明によれば、半導体基板の表面近くの
不純物濃度が低く、半導体基板の内部の不純物濃度が高
いウエル領域を形成することができるので、ソース、ド
レイン領域とウエル領域間の寄生容量の低減によるＭＩ
ＳＦＥＴの動作速度の高速化と、ラッチアップ耐性の向
上によるＭＩＳＦＥＴの高信頼度化を実現することがで
きる。
不純物濃度が低く、半導体基板の内部の不純物濃度が高
いウエル領域を形成することができるので、ソース、ド
レイン領域とウエル領域間の寄生容量の低減によるＭＩ
ＳＦＥＴの動作速度の高速化と、ラッチアップ耐性の向
上によるＭＩＳＦＥＴの高信頼度化を実現することがで
きる。
【００５６】また、本発明によれば、ウエル領域は熱拡
散処理を行わずイオン打ち込みのみによって形成される
ので、ウエル領域の形成工程のスループットを向上する
ことができる。
散処理を行わずイオン打ち込みのみによって形成される
ので、ウエル領域の形成工程のスループットを向上する
ことができる。
【００５７】また、本発明によれば、ウエル領域は熱拡
散処理を行わずイオン打ち込みのみによって形成される
ので、ウエル領域の横方向の広がりが抑えられ、さら
に、浅いウエルおよび深いウエルによって構成される３
重ウエル構造のウエル領域では、浅いウエルを深いウエ
ルに対して自己整合で形成することができるので、浅い
ウエルと深いウエルの合わせ余裕を大きくとる必要がな
く、ウエル領域の微細化が可能となる。
散処理を行わずイオン打ち込みのみによって形成される
ので、ウエル領域の横方向の広がりが抑えられ、さら
に、浅いウエルおよび深いウエルによって構成される３
重ウエル構造のウエル領域では、浅いウエルを深いウエ
ルに対して自己整合で形成することができるので、浅い
ウエルと深いウエルの合わせ余裕を大きくとる必要がな
く、ウエル領域の微細化が可能となる。
【図１】本発明の一実施の形態である半導体集積回路装
置を示す半導体基板の要部断面図である。
置を示す半導体基板の要部断面図である。
【図２】本発明の一実施の形態である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
置の製造方法を示す半導体基板の要部断面図である。
【図３】本発明の一実施の形態である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
置の製造方法を示す半導体基板の要部断面図である。
【図４】本発明の一実施の形態である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
置の製造方法を示す半導体基板の要部断面図である。
【図５】本発明の一実施の形態である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
置の製造方法を示す半導体基板の要部断面図である。
【図６】本発明の一実施の形態である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
置の製造方法を示す半導体基板の要部断面図である。
【図７】本発明の一実施の形態である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
置の製造方法を示す半導体基板の要部断面図である。
【図８】本発明者が検討した半導体集積回路装置の製造
方法の一例を示す半導体基板の要部断面図である。
方法の一例を示す半導体基板の要部断面図である。
【図９】本発明者が検討した半導体集積回路装置の製造
方法の一例を示す半導体基板の要部断面図である。
方法の一例を示す半導体基板の要部断面図である。
【図１０】本発明者が検討した半導体集積回路装置の製
造方法の一例を示す半導体基板の要部断面図である。
造方法の一例を示す半導体基板の要部断面図である。
【図１１】本発明者が検討した半導体集積回路装置の製
造方法の一例を示す半導体基板の要部断面図である。
造方法の一例を示す半導体基板の要部断面図である。
【図１２】フラットウエルによって形成される３重ウエ
ルの不純物濃度分布の概略図である。
ルの不純物濃度分布の概略図である。
【図１３】本発明の一実施の形態によって形成される３
重ウエルの不純物濃度分布の概略図である。
重ウエルの不純物濃度分布の概略図である。
１ 半導体基板（ｐ型） ２ 酸化シリコン膜 ３ 窒化シリコン膜 ４ ＬＯＣＯＳ酸化膜 ５ フォトレジスト ６ 深いｎ型ウエル（入出力部） ７ 浅いｐ型ウエル（入出力部） ８ フォトレジスト ９ 浅いｎ型ウエル（内部回路） １０ 深いｎ型ウエルの引き出し領域（入出力部） １１ フォトレジスト １２ 浅いｐ型ウエル（内部回路） １３ ｎ型チャネルストッパ領域 １４ ｐ型チャネルストッパ領域 １５ ゲート絶縁膜 １６ ゲート電極 １７ｎ 低濃度ソース、ドレイン領域（ｎチャネル型Ｍ
ＩＳＦＥＴ） １７ｐ 低濃度ソース、ドレイン領域（ｐチャネル型Ｍ
ＩＳＦＥＴ） １８ サイドウォールスペーサ １９ｎ 高濃度ソース、ドレイン領域（ｎチャネル型Ｍ
ＩＳＦＥＴ） １９ｐ 高濃度ソース、ドレイン領域（ｐチャネル型Ｍ
ＩＳＦＥＴ） ２０ 層間絶縁膜 ２１ 金属配線 ２２ 酸化シリコン膜 ２３ 深いｎ型フラットウエル ２４ 窒化シリコン膜 ２５ フォトレジスト ２６ 浅いｎ型フラットウエル ２７ 厚い酸化シリコン膜 ２８ 浅いｐ型フラットウエル ２９ 酸化シリコン膜 ３０ 窒化シリコン膜
ＩＳＦＥＴ） １７ｐ 低濃度ソース、ドレイン領域（ｐチャネル型Ｍ
ＩＳＦＥＴ） １８ サイドウォールスペーサ １９ｎ 高濃度ソース、ドレイン領域（ｎチャネル型Ｍ
ＩＳＦＥＴ） １９ｐ 高濃度ソース、ドレイン領域（ｐチャネル型Ｍ
ＩＳＦＥＴ） ２０ 層間絶縁膜 ２１ 金属配線 ２２ 酸化シリコン膜 ２３ 深いｎ型フラットウエル ２４ 窒化シリコン膜 ２５ フォトレジスト ２６ 浅いｎ型フラットウエル ２７ 厚い酸化シリコン膜 ２８ 浅いｐ型フラットウエル ２９ 酸化シリコン膜 ３０ 窒化シリコン膜
Claims (10)
- 【請求項１】 半導体基板に形成されたウエル領域を有
する半導体集積回路装置であって、前記半導体基板の表
面近傍に位置する前記ウエル領域の不純物濃度が前記半
導体基板の不純物濃度と同等またはそれ以下であり、前
記ウエル領域は前記半導体基板の深さ方向に位置する複
数の不純物領域によって構成されていることを特徴とす
る半導体集積回路装置。 - 【請求項２】 半導体基板と反対の導電型である第１の
ウエルおよび前記第１のウエルの内側に形成された前記
第１のウエルと反対の導電型である第２のウエルによっ
て構成されるウエル領域を有する半導体集積回路装置で
あって、前記第１のウエルの不純物濃度の最大値は前記
第２のウエルよりも深くに位置し、前記半導体基板の表
面近傍に位置する前記第２のウエルの不純物濃度が前記
半導体基板の不純物濃度と同等またはそれ以下であり、
前記第２のウエルは前記半導体基板の深さ方向に位置す
る複数の不純物領域によって構成されていることを特徴
とする半導体集積回路装置。 - 【請求項３】 半導体基板と反対の導電型である第１の
ウエルおよび前記第１のウエルの内側に形成された前記
第１のウエルと反対の導電型である第２のウエルによっ
て構成されるウエル領域、ならびに前記第１のウエルと
同じ導電型である第３のウエルによって構成される前記
第１のウエルの前記半導体基板の表面への引き出し領域
を有する半導体集積回路装置であって、前記第１のウエ
ルの不純物濃度の最大値は前記第２のウエルよりも深く
に位置し、前記半導体基板の表面近傍に位置する前記第
２のウエルの不純物濃度が前記半導体基板の不純物濃度
と同等またはそれ以下であり、前記第２のウエルは前記
半導体基板の深さ方向に位置する複数の不純物領域によ
って構成され、前記半導体基板の表面近傍に位置する前
記第３のウエルの不純物濃度が前記半導体基板の不純物
濃度と同等またはそれ以下であり、前記第３のウエルは
前記半導体基板の深さ方向に位置する複数の不純物領域
によって構成されていることを特徴とする半導体集積回
路装置。 - 【請求項４】 請求項１記載の半導体集積回路装置であ
って、前記ウエル領域を構成する前記複数の不純物領域
のうち、ＭＩＳＦＥＴのソース、ドレイン領域が形成さ
れる領域に位置する不純物領域の不純物濃度が、前記Ｍ
ＩＳＦＥＴのソース、ドレイン領域が形成される領域よ
りも深くに位置する不純物領域の不純物濃度よりも低い
ことを特徴とする半導体集積回路装置。 - 【請求項５】 請求項２または３記載の半導体集積回路
装置であって、前記第２のウエルを構成する前記複数の
不純物領域のうち、ＭＩＳＦＥＴのソース、ドレイン領
域が形成される領域に位置する不純物領域の不純物濃度
が、前記第１のウエルの不純物濃度、および前記第２の
ウエルを構成し前記ＭＩＳＦＥＴのソース、ドレイン領
域が形成される領域よりも深くに位置する不純物領域の
不純物濃度よりも低いことを特徴とする半導体集積回路
装置。 - 【請求項６】 請求項１記載の半導体集積回路装置の製
造方法であって、前記ウエル領域を構成する前記複数の
不純物領域は、前記半導体基板に不純物イオンを異なる
エネルギーで複数回打ち込むことによって形成されるこ
とを特徴とする半導体集積回路装置の製造方法。 - 【請求項７】 請求項２記載の半導体集積回路装置の製
造方法であって、前記半導体基板に前記半導体基板と反
対の導電型である第１の不純物イオンを高エネルギーで
打ち込むことによって前記第１のウエルを形成する工
程、前記半導体基板に前記第１のウエルと反対の導電型
である第２の不純物イオンを異なるエネルギーで複数回
打ち込むことによって前記第２のウエルを構成する前記
複数の不純物領域を形成する工程を有することを特徴と
する半導体集積回路装置の製造方法。 - 【請求項８】 請求項３記載の半導体集積回路装置の製
造方法であって、前記半導体基板に前記半導体基板と反
対の導電型である第１の不純物イオンを高エネルギーで
打ち込むことによって前記第１のウエルを形成する工
程、前記半導体基板に前記第１のウエルと反対の導電型
である第２の不純物イオンを異なるエネルギーで複数回
打ち込むことによって前記第２のウエルを構成する前記
複数の不純物領域を形成する工程、前記半導体基板に前
記第１のウエルと同じ導電型である第３の不純物イオン
を異なるエネルギーで複数回打ち込むことによって前記
第３のウエルを構成する前記複数の不純物領域を形成す
る工程を有することを特徴とする半導体集積回路装置の
製造方法。 - 【請求項９】 請求項７または８記載の半導体集積回路
装置の製造方法であって、前記第１のウエルを形成する
ための前記第１の不純物イオンの打ち込みに用いられる
マスクと前記第２のウエルを形成するための前記第２の
不純物イオンの打ち込みに用いられるマスクは同一であ
り、前記第１の不純物イオンは前記半導体基板の表面に
対して斜めに注入されることを特徴とする半導体集積回
路装置の製造方法。 - 【請求項１０】 請求項７または８記載の半導体集積回
路装置の製造方法であって、前記第１のウエルを形成す
るための前記第１の不純物イオンの打ち込みにおいて、
前記第１の不純物イオンは１０００〜１５００ｋｅＶの
高エネルギーで前記半導体基板に注入されることを特徴
とする半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8045234A JPH09246478A (ja) | 1996-03-01 | 1996-03-01 | 半導体集積回路装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8045234A JPH09246478A (ja) | 1996-03-01 | 1996-03-01 | 半導体集積回路装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09246478A true JPH09246478A (ja) | 1997-09-19 |
Family
ID=12713577
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8045234A Pending JPH09246478A (ja) | 1996-03-01 | 1996-03-01 | 半導体集積回路装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09246478A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002222869A (ja) * | 2001-01-23 | 2002-08-09 | Fuji Electric Co Ltd | 半導体集積回路装置およびその製造方法 |
| CN116564962A (zh) * | 2023-07-04 | 2023-08-08 | 江苏游隼微电子有限公司 | 一种集成双向tvs的cmos器件及其制备方法 |
-
1996
- 1996-03-01 JP JP8045234A patent/JPH09246478A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002222869A (ja) * | 2001-01-23 | 2002-08-09 | Fuji Electric Co Ltd | 半導体集積回路装置およびその製造方法 |
| CN116564962A (zh) * | 2023-07-04 | 2023-08-08 | 江苏游隼微电子有限公司 | 一种集成双向tvs的cmos器件及其制备方法 |
| CN116564962B (zh) * | 2023-07-04 | 2023-09-08 | 江苏游隼微电子有限公司 | 一种集成双向tvs的cmos器件及其制备方法 |
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