JPH09298247A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 隣接する単体セルのフローティングゲートの
電子の蓄積有無によって、しきい値電圧が変化すること
のない微細化された半導体装置及びその製造方法を提供
する。 【解決手段】 フローティングゲート２５及びコントロ
ールゲート２６を有する単体セル２３のゲート電極部２
４と隣接する単体セル２３のゲート電極部２４とを、第
１の層間絶縁膜３０でゲート電極部２４を覆った上に導
体層３１を形成し、さらに導体層３１の上に第２の層間
絶縁膜３２を形成して分離することにより、フローティ
ングゲート２５に蓄積された電子による電気力線が導体
層３１によって遮断され、隣接する単体セル２３のフロ
ーティングゲート２５への影響が低減し、しきい値電圧
の変化が抑制され、装置の微細化が可能になる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、不揮発性メモリ等
に用いられる半導体装置及びその製造方法に関する。

【０００２】

【従来の技術】周知の通り、例えば半導体装置のうちの
不揮発性メモリにおいては、フローティングゲートに電
子を蓄積することによりコントロールゲートの電位を変
え、しきい値電圧を制御している。そして従来の不揮発
性メモリは図１８に断面図を示すように構成されてお
り、図示の半導体装置１はＮＡＮＤ型ＥＥＰＲＯＭ（Ｅ
ｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇ
ｒａｍｍａｂｌｅ ＲＯＭ）である。

【０００３】半導体装置１は、半導体基板２上に複数の
単体セル３を設けるようにして構成されていて、４は単
体セル３のゲート電極部で、５はフローティングゲート
であり、６はコントロールゲートである。さらに、７は
トンネルゲート絶縁膜、８はインターＰｏｌｙ絶縁膜で
あり、９は半導体基板２の上部に形成されたソース／ド
レインを構成する拡散層であり、１０は各単体セル３の
ゲート部４が所定距離を相互の間に設けて絶縁分離され
るよう形成された層間絶縁膜で、１１は層間絶縁膜１０
上に形成されたビット線である。

【０００４】また半導体装置１は、先ず半導体基板２上
の所定の位置に各単体セル３のトンネルゲート絶縁膜
７、フローティングゲート５、インターＰｏｌｙ絶縁膜
８、コントロールゲート６を順次積層してゲート部４を
形成し、さらに半導体基板２上部の各単体セル３のゲー
ト電極部４間に拡散層９を形成する。その後、単体セル
３上を覆うようにＣＶＤ法により層間絶縁膜１０を形成
し、層間絶縁膜１０上に金属膜を蒸着させてビット線１
１を形成する。

【０００５】このように構成された半導体装置１では、
フローティングゲート５を電子が蓄積された状態にする
か否かによりコントロールゲート６の電位が変えられ、
これによってしきい値電圧が制御されるようにしてい
る。そして、各単体セル３同士が十分に離れた状態で形
成され、単体セル３のゲート部４の間の距離が十分に離
れたものとなっているときには、単体セル３のフローテ
ィングゲート５に蓄積された電子による電場が、隣接す
る単体セル３に及ぼす影響は小さい。

【０００６】すなわち、通常、フローティングゲート５
に蓄積された電子による電場は、トンネルゲート絶縁膜
７及びインターＰｏｌｙ絶縁膜８側で強く、側面部から
横方向に漏れ出す電場は弱い。このような状態では、隣
接する単体セル３の電荷の影響は無視できる。つまり、
フローティングゲート５と半導体基板２間の静電容量Ｃ
ｓ、フローティングゲート５とコントロールゲート６間
の静電容量Ｃｃ、隣接する単体セル３のフローティング
ゲート５間の静電容量Ｃｎとの間に、Ｃｓ≧Ｃｃ＞＞＞
Ｃｎの関係が成立している限り、隣接する単体セル３に
及ぼす影響は無視できる。

【０００７】しかしながら、半導体装置１の高集積化が
要求され、微細化が進み、各単体セル３同士を十分に離
した状態で形成することができなくなり、これによって
単体セル３の間の距離が小さくなって隣接するゲート電
極部４間が近接したものとなる。そして、隣接するゲー
ト電極部４の間の距離が小さくなり、隣接する単体セル
３同士の離間距離に反比例し、フローティングゲート５
の厚さに比例して増えるフローティングゲート５間の静
電容量Ｃｎが急激に増加してくる。こうした静電容量Ｃ
ｎの増加により、フローティングゲート５に蓄積された
電子が形成する電場を無視することができない状態にな
ると、隣接する単体セル３のフローティングゲート５に
電子が注入されているか否かでしきい値電圧が変わって
きてしまう。

【０００８】すなわち、図１９にフローティングゲート
５に電子が蓄積された状態の模式図に示すように、電気
力線Ｆは、電子が蓄積されたフローティングゲート５の
周囲に集中するように形成される。このように形成され
たもののうち、フローティングゲート５の側面部に形成
された電気力線Ｆは、離間距離が小さい場合には隣接す
るフローティングゲート５に至ることになる。

【０００９】こうした隣接する単体セル３のフローティ
ングゲート５に電子が蓄積されているか否かでしきい値
電圧が変化する問題は、フローティングゲート５に電子
（電荷）を蓄積させるものにおいてはすべてに共通の問
題であり、このようなフローティングゲート５を有する
単体セル３を隣接させて設ける半導体装置１では、その
微細化を進める上で大きな障害となっている。

【００１０】

【発明が解決しようとする課題】上記のようにフローテ
ィングゲートを有する単体セルを複数備えた半導体装置
では、その構造が微細化され隣接する単体セル同士の離
間距離が小さい場合に、フローティングゲートに電子が
蓄積されることで隣接する単体セルのフローティングゲ
ートに影響がおよび、隣接する単体セルのフローティン
グゲートに電子が蓄積されているか否かでしきい値電圧
が変化してしまう。このような状況に鑑みて本発明はな
されたもので、その目的とするところは、隣接する単体
セルの電子が蓄積されたフローティングゲートの影響を
低減し、しきい値電圧の変化を抑制して微細化を可能に
した半導体装置及びその製造方法を提供することにあ
る。

【００１１】

【課題を解決するための手段】本発明の半導体装置及び
その製造方法は、フローティングゲート及びコントロー
ルゲートを有する単体セルと、この単体セルを隣接する
単体セルと分離するように覆う層間絶縁膜とを備えた半
導体装置において、層間絶縁膜内に単体セルのゲート電
極部を覆うように少なくとも１つの導体層が設けられて
いることを特徴とする装置であり、また、フローティン
グゲート及びコントロールゲートを有する単体セルと、
この単体セルを隣接する単体セルと分離するように覆う
層間絶縁膜とを備えた半導体装置において、層間絶縁膜
内に単体セルのゲート電極部を覆うように少なくとも１
つの導体層が設けられていると共に、該導体層がフロー
ティングゲートに蓄積される電子よりも多くの自由キャ
リヤを有していることを特徴とする装置であり、さら
に、導体層が、フローティングゲートに蓄積される電子
よりも多くの自由キャリヤを有する導体部あるいは半導
体部に導通するように接続されていることを特徴とする
装置であり、さらに、導体層が、フローティングゲート
の上面位置よりも少なくとも下方側の位置に形成されて
いることを特徴とする装置であり、さらに、導体層が、
ドーパントを添加したシリコンにより形成されているこ
とを特徴とする装置であり、さらに、ドーパントが、り
ん、ひ素、ほう素のうちのいずれか１つであるをことを
特徴とする装置であり、さらに、導体層が、シリサイド
により形成されていることを特徴とする装置であり、ま
た、半導体基板の上方にフローティングゲートとコント
ロールゲートを形成した後に前記コントロールゲート及
び前記フローティングゲートを覆うように第１の層間絶
縁膜を形成する工程と、第１の層間絶縁膜の表面上に導
体層を積層する工程と、導体層の表面に第２の層間絶縁
膜を積層する工程とを備えた方法であり、さらに、第１
の層間絶縁膜の表面上に積層した導体層を、第２の層間
絶縁膜を積層する前に選択的に除去するようにしたこと
を特徴とする方法であり、また、半導体基板の上方にフ
ローティングゲートとコントロールゲートを形成した後
にコントロールゲート及びフローティングゲートを覆う
ように第１の層間絶縁膜を形成する工程と、第１の層間
絶縁膜の表面上に無ドーパントの多結晶シリコンまたは
無定型シリコンの堆積膜を積層する工程と、堆積膜の表
面にドーパントを含む第２の層間絶縁膜を積層する工程
と、加熱処理して第２の層間絶縁膜のドーパントを堆積
膜に熱拡散させる工程とを備えた方法であり、さらに、
第２の層間絶縁膜が、ＰＳＧ、ＢＰＳＧ、ＡｓＳＧのう
ちのいずれか１つにより形成されていることを特徴とす
る方法である。

【００１２】

【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。

【００１３】先ず、第１の実施形態を図１乃至図８を参
照して説明する。図１は断面図であり、図２は第１の工
程の断面図であり、図３は第２の工程の断面図であり、
図４は第３の工程の断面図であり、図５は第４の工程の
断面図であり、図６は第５の工程の断面図であり、図７
はフローティングゲートに電子が蓄積された状態を示す
模式図であり、図８は単体セル間の離間距離に対するし
きい値電圧の特性図である。

【００１４】図１において、２１はＮＡＮＤ型ＥＥＰＲ
ＯＭの半導体装置で、これはＮ型半導体基板のＰウェル
２２上に複数の単体セル２３を隣接するもの同士の間に
所定の離間距離Ｌが設けられるように構成されており、
２４はこれら単体セル２３におけるゲート電極部であ
る。ゲート電極部２４には、ポリシリコンで形成された
フローティングゲート２５及びコントロールゲート２６
が設けられ、半導体基板のＰウェル２２上面とフローテ
ィングゲート２５との間には酸化シリコン（ＳｉＯ₂ ）
で形成された１０ｎｍ程度の厚さを有するトンネルゲー
ト絶縁膜２７が、さらにフローティングゲート２５とコ
ントロールゲート２６との間にも酸化シリコンで形成さ
れた２０ｎｍ程度の厚さを有するインターＰｏｌｙ絶縁
膜２８が設けられている。また半導体基板２２の上部の
隣接する単体セル２３間には、ソース／ドレインを構成
するＮ型拡散層２９が形成されている。

【００１５】そして、半導体基板のＰウェル２２上に複
数形成された単体セル２３のゲート電極部２４の上面や
側面を、所定厚以上の膜厚でゲート電極部２４の形状に
倣うように覆うと共に、各ゲート電極部２４を絶縁分離
するように酸化シリコンで形成された第１の層間絶縁膜
３０が設けられている。また、このように形成された第
１の層間絶縁膜３０上には図示しないゲート電極取出し
部を除き、りんを含んだシリコンにより形成された導体
層３１が、ゲート電極部２４を第１の層間絶縁膜３０を
間に介し、フローティングゲート２５の上面よりも下方
側の位置までを覆う形で形成されている。

【００１６】そして、このようにゲート電極部２４を覆
う導体層３１の層厚は、例えば隣接する単体セル２３間
の離間距離Ｌが０．５μｍ程度以下の場合には数１０ｎ
ｍ程度に形成されている。さらに導体層３１は、フロー
ティングゲート２５に蓄積される電子よりも多くの自由
キャリヤを有する十分な大きさとなるように形成されて
いる。

【００１７】また、導体層３１の上には酸化シリコンで
形成された比較的厚い第２の層間絶縁膜３２が、ゲート
電極部２４周囲の凹凸部分を埋め込むように設けられて
おり、さらに、この第２の層間絶縁膜３２の上にはアル
ミニウム等を被着しパターニングするようにして形成し
たビット線３３などの配線が設けられている。なお、導
体層３１については上記のりんをドーパントとして含ん
だシリコンの他に、ドーパントとしてひ素あるいはほう
素を含んだシリコンや、タングステンシリサイドあるい
はモリブデンシリサイド等のシリサイドなどの導電性を
有するもので構成してもよい。３４はビット線３３のコ
ンタクトである。

【００１８】また、上記構成の半導体装置２１は以下の
製造工程を経て形成される。すなわち、図２に示す第１
の工程において、Ｎ型半導体基板の上部に形成されたＰ
ウェル２２上に、１０ｎｍ程度の厚さのトンネルゲート
絶縁膜２７を構成する酸化シリコン膜を熱酸化を行って
成膜し、この酸化シリコン膜上にＣＶＤ法（Ｃｈｅｍｉ
ｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ法）によ
りフローティングゲート２５を構成するポリシリコン層
を積層する。

【００１９】続いてポリシリコン層の上部を熱酸化して
層上部に２０ｎｍ程度の厚さのインターＰｏｌｙ絶縁膜
２８を構成する酸化シリコン膜を成膜し、この酸化シリ
コン膜上にＣＶＤ法によりコントロールゲート２６を構
成するポリシリコン層を積層する。その後、フォトレジ
ストを最上層のポリシリコン層の上面に塗布し、ＰＥＰ
（Ｐｈｏｔｏ Ｅｎｇｒａｖｉｎｇ Ｐｒｏｃｅｓｓ）
により半導体基板のＰウェル２２上の酸化シリコン膜と
ポリシリコン層をエッチングし、さらにフォトレジスト
を除去して半導体基板のＰウェル２２上の所定の位置に
単体セル２３のゲート電極部２４を設ける。

【００２０】次に、図３に示す第２の工程において、前
工程でゲート電極部２４を設けるようパターニングされ
た部分を用い、露出した半導体基板のＰウェル２２の上
部にイオン注入法により不純物を打ち込み、これによっ
て隣接するゲート電極部２４間のＰウェル２２の上部に
Ｎ型拡散層２９を形成して単体セル２３を構成する。続
いて、半導体基板のＰウェル２２の拡散層２９の上面
と、ゲート電極部２４の形状に倣うようにしてゲート電
極部２４の上面や側面とを所定膜厚以上の厚さで覆うよ
うに、第１の層間絶縁膜３０をＣＶＤ法により形成す
る。

【００２１】次に、図４に示す第３の工程において、第
１の層間絶縁膜３０の上に、ＣＶＤ法によるステップ・
カバーレッジ（ｓｔｅｐ ｃｏｖｅｒａｇｅ）で堆積さ
せるようにしてりんが添加されたシリコンを成層し、導
体層３１を形成する。形成された導体層３１は層厚が、
例えば隣接する単体セル２３間の離間距離Ｌが０．５μ
ｍ程度以下のものでは数１０ｎｍ程度に形成されてい
る。そしてゲート電極部２４のフローティングゲート２
５は、その上面よりも下方側の側面部分も第１の層間絶
縁膜３０を介して導体層３１で覆われる。

【００２２】次に、図５に示す第４の工程において、フ
ォトレジストを導体層３１の上面に塗布し、ＰＥＰによ
り導体層３１の上のフォトレジストによる所定パターン
を有するマスク３４を形成する。そして、マスク３４を
使って導体層３１のゲート電極部２４のフローティング
ゲート２５の上面よりも下方側で、半導体基板のＰウェ
ル２２の面に沿って側方に延びる部分等を選択的にエッ
チングして除去する。なお、図示しないゲート電極取出
し部等についても導体層３１の所定の部位を選択的にエ
ッチングして除去する。

【００２３】次に、図６に示す第５の工程において、フ
ォトレジストのマスク３４を除去した後、導体層３１上
及び導体層３１が選択的にエッチングされ除去された第
１の層間絶縁膜３０上に、この第１の層間絶縁膜３０よ
り厚い所定膜厚以上の比較的厚い酸化シリコンでなる第
２の層間絶縁膜３２をＣＶＤ法により形成する。

【００２４】そして第２の層間絶縁膜３２を形成した
後、第２の層間絶縁膜３２上にアルミニウム等の金属膜
を蒸着法で被着させ、被着された金属膜をパターニング
することによってビット線３３などの配線を設ける。

【００２５】以上のようにして構成された半導体装置２
１では、これを動作させることで複数ある内の１つの単
体セル２３のフローティングゲート２５に電子が注入さ
れると、図７に電子が蓄積された状態の模式図に示すよ
うに、電気力線Ｆは、電子が蓄積されたフローティング
ゲート２５の周囲に集中するように形成される。そし
て、形成された電気力線Ｆのうちのフローティングゲー
ト２５の側面部に形成されたものについてみると、ゲー
ト電極部２４を覆うように設けられた導体層３１に電荷
が誘起され、導体層３１外側への電気力線Ｆの漏れが極
めて少なくなる。このように電気力線Ｆの漏れが少なく
なることから隣接するゲート電極部２４のフローティン
グゲート２５との間が遮断された状態になって影響を及
ぼさなくなる。

【００２６】この結果、横軸に単体セル２３間の離間距
離Ｌを取り、縦軸にしきい値電圧Ｅを取って示す図８の
特性図のように、従来の導体層を設けていないものでは
離間距離Ｌが小さくなると、実線で示す特性曲線Ａのご
とく離間距離Ｌがある値Ｌａ以下になると、急激にしき
い値電圧Ｅが低下するのに対し、導体層３１を設けた本
実施形態のものでは、離間距離Ｌが小さい範囲において
も点線で示す特性曲線Ｂのごとくしきい値電圧Ｅの変化
は少なく、しきい値電圧Ｅが急激に低下するような限界
的な離間距離Ｌがない。すなわち、離間距離Ｌが小さく
なっても隣接する単体セル２３のしきい値電圧Ｅはほと
んど影響を受けなくなる。このため、半導体装置２１は
単体セル２３を微細化し、隣接する単体セル２３間の離
間距離Ｌを狭くして十分に高集積化したものにすること
ができる。

【００２７】なお、上記実施形態においてはりんを含ん
だシリコンでなる導体層３１を形成するのに際し、予め
ドーパントとしてりんを含んだシリコンを堆積させるこ
とで成層するようにしたが、これとは別の形勢方法とし
て、ドーパントを含まないシリコンを先ず所定厚さとな
るよう第１の層間絶縁膜３０の上に堆積させておき、堆
積後にイオンインプランテーション法によってドーパン
トとしてのりんを成層されているシリコンに導入するよ
うにして導体層３１を形成してもよい。

【００２８】あるいは、ドーパントを含まないシリコン
を先ず所定厚さとなるよう第１の層間絶縁膜３０の上に
堆積させておき、その堆積された層上に酸化シリコンで
なる第２の層間絶縁膜３２に代えてＰＳＧ（Ｐｈｏｓｐ
ｈｏ−Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＢＰＳＧ（Ｂ
ｏｒｏｎ−ｄｏｐｅｄ Ｐｈｏｓｐｈｏ−Ｓｉｌｉｃａ
ｔｅ Ｇｌａｓｓ）、ＡｓＳＧ（Ａｒｓｅｎｉｃ−Ｓｉ
ｌｉｃａｔｅ Ｇｌａｓｓ）等を低温気相成長により所
定厚さとなるよう堆積させ、後に行われる製造工程の熱
処理過程で、先に堆積されているドーパントを含まない
シリコンに、ＰＳＧやＢＰＳＧ、ＡｓＳＧ等に含まれて
いるドーパントを熱拡散させて導体層３１を形成するよ
うにしてもよい。

【００２９】次に、第２の実施形態を図９乃至図１７を
参照して説明する。図９は第１の工程の断面図であり、
図１０は第２の工程の断面図であり、図１１は第３の工
程の断面図であり、図１２は第４の工程の断面図であ
り、図１３は第５の工程の断面図であり、図１４は第６
の工程の断面図であり、図１５は第７の工程の断面図で
あり、図１６は第８の工程の断面図であり、図１７は第
９の工程の断面図である。

【００３０】そして、第２の実施形態に係る半導体装置
の製造工程は次の通りとなる。なお、図９に示す第１の
工程から図１１に示す第３の工程までは、上記の第１の
実施形態の図２に示す第１の工程から図４に示す第３の
工程までと同様に行われる。

【００３１】先ず、図９に示す第１の工程において、Ｎ
型半導体基板のＰウェル２２上に１０ｎｍ程度の厚さの
トンネルゲート絶縁膜２７を構成する熱酸化による酸化
シリコン膜を成膜し、この酸化シリコン膜上にＣＶＤ法
によりフローティングゲート２５を構成するポリシリコ
ン層を積層する。続いて、ポリシリコン層上に２０ｎｍ
程度の厚さのインターＰｏｌｙ絶縁膜２８を構成する熱
酸化による酸化シリコン膜を成膜し、この酸化シリコン
膜上にＣＶＤ法によりコントロールゲート２６を構成す
るポリシリコン層を積層する。その後、フォトレジスト
を最上層のポリシリコン層の上面に塗布し、ＰＥＰによ
り半導体基板のＰウェル２２上の酸化シリコン膜とポリ
シリコン層をエッチングし、さらにフォトレジストを除
去してＰウェル２２上の所定の位置に単体セル２３のゲ
ート電極部２４を設ける。

【００３２】次に、図１０に示す第２の工程において、
前工程でゲート電極部２４を設けるようパターニングさ
れた部分を用い、露出したＰウェル２２の上部にイオン
注入法により不純物を打ち込み、これによって隣接する
ゲート電極部２４間の半導体基板のＰウェル２２の上部
にＮ型拡散層２９を形成し、単体セル２３を構成する。
続いて、半導体基板のＰウェル２２の拡散層２９の上面
と、ゲート電極部２４の形状に倣うようにしてゲート電
極部２４の上面や側面とを所定厚以上の膜厚で覆うよう
に、第１の層間絶縁膜３０をＣＶＤ法により形成する。

【００３３】次に、図１１に示す第３の工程において、
ＣＶＤ法によるステップ・カバーレッジで堆積させるこ
とで第１の層間絶縁膜３０の上にりんが添加されたシリ
コンを成層し、導体層４１を形成する。形成された導体
層４１は層厚が、例えば隣接する単体セル２３間の離間
距離Ｌが０．５μｍ程度以下のものでは数１０ｎｍ程度
に形成されている。そしてゲート電極部２４のフローテ
ィングゲート２５は、その上面よりも下方側の側面部分
も第１の層間絶縁膜３０を介して導体層４１で覆われ
る。

【００３４】次に、図１２に示す第４の工程において、
導体層４１上に第１の層間絶縁膜３０よりも厚い比較的
厚い所定膜厚以上の酸化シリコンでなる第２の層間絶縁
膜４２をＣＶＤ法により形成する。

【００３５】次に、図１３に示す第５の工程において、
ポリッシングあるいはガスエッチングによって、ゲート
電極部２４のコントロールゲート２６上を覆う導体層４
１の上面が露出するよう第２の層間絶縁膜４２を上方側
から除去する。

【００３６】次に、図１４に示す第６の工程において、
導体層４１のエッチングを行い、露出しているコントロ
ールゲート２６上方の部分からインターＰｏｌｙ絶縁膜
２８の厚さの中間に至るゲート電極部２４の側面に沿っ
た部分の導体層４１を除去し、フローティングゲート２
５の上面よりも下方側の部分に導体層４１を残すように
する。

【００３７】そして、このようにゲート電極部２４の下
部を囲うように残された導体層４１の層厚は、例えば隣
接する単体セル２３間の離間距離Ｌが０．５μｍ程度以
下の場合には数１０ｎｍ程度に形成されている。さらに
導体層４１は、フローティングゲート２５に蓄積される
電子よりも多くの自由キャリヤを有する十分な大きさと
なるように形成されている。

【００３８】次に、図１５に示す第７の工程において、
フォトレジストを導体層４１が除去されたコントロール
ゲート２６上方の第１の層間絶縁膜３０の上面及び第２
の層間絶縁膜４２の上面と、導体層４１が除去された両
層間絶縁膜３０，４２間の溝状部分を埋め尽くすように
塗布し、ＰＥＰによりフォトレジストによる所定パター
ンを有するマスク４３を形成する。そして、マスク４３
を使って第２の層間絶縁膜４２及び導体層４１の半導体
基板のＰウェル２２の面に沿って側方に延びる部分等を
選択的にエッチングして除去する。なお、図示しないゲ
ート電極取出し部等についても導体層４１の所定の部位
を選択的にエッチングして除去する。

【００３９】次に、図１６に示す第８の工程において、
フォトレジストのマスク４３を除去した後、露出した第
１の層間絶縁膜３０や第２の層間絶縁膜４２を覆うと共
に、導体層４１が除去された両層間絶縁膜３０，４２間
の溝状部分を埋め尽くすように比較的厚い所定膜厚以上
の酸化シリコンでなる第３の層間絶縁膜４４をＣＶＤ法
により形成する。

【００４０】その後、第３の層間絶縁膜４４上にアルミ
ニウム等の金属膜を蒸着法で被着させ、被着された金属
膜をパターニングすることによってビット線３３などの
配線を設けて半導体装置４５を形成する。

【００４１】以上のようにして構成された半導体装置４
５では、フローティングゲート２５の上面よりも下方側
の側面部分が導体層４１によって囲まれているため、第
１の実施形態と同様の作用、効果が得られると共に、コ
ントロールゲート２６上を覆う導体層４１がないため、
コントロールゲート２６に高電圧がかかるような場合が
あっても導体層４１との間に高電界が生じてリーク電流
が流れ、半導体装置４５の動作を損なうことがない。ま
た、コントロールゲート２６とこれを覆う導体層４１と
の間の静電容量が大きくなって、動作速度を劣化させる
虞がない。

【００４２】尚、上記の各実施形態において導体層３
１，４１は、フローティングゲート２５に蓄積される電
子よりも多くの自由キャリヤを有する大きさとなるよう
にしたが、さらにフローティングゲート２５に蓄積され
る電子よりも多くの自由キャリヤを有する図示しない導
体部、あるいは半導体部等に導通するように接続させて
もよい。

【００４３】

【発明の効果】以上の説明から明らかなように、本発明
は、フローティングゲート及びコントロールゲートを有
する単体セルのゲート電極部と隣接する単体セルのゲー
ト電極部とを、層間絶縁膜内に導体層で設けて分離する
構成したことにより、隣接する単体セルの電子が蓄積さ
れたフローティングゲートの影響を低減してしきい値電
圧の変化を抑制し、装置の微細化を可能にすることがで
きる等の効果を奏する。

【図面の簡単な説明】

【図１】本発明の第１の実施形態を示す断面図である。

【図２】本発明の第１の実施形態に係る第１の工程の断
面図である。

【図３】本発明の第１の実施形態に係る第２の工程の断
面図である。

【図４】本発明の第１の実施形態に係る第３の工程の断
面図である。

【図５】本発明の第１の実施形態に係る第４の工程の断
面図である。

【図６】本発明の第１の実施形態に係る第５の工程の断
面図である。

【図７】本発明の第１の実施形態でのフローティングゲ
ートに電子が蓄積された状態を示す模式図である。

【図８】本発明の第１の実施形態における単体セル間の
離間距離に対するしきい値電圧の特性図である。

【図９】本発明の第２の実施形態に係る第１の工程の断
面図である。

【図１０】本発明の第２の実施形態に係る第２の工程の
断面図である。

【図１１】本発明の第２の実施形態に係る第３の工程の
断面図である。

【図１２】本発明の第２の実施形態に係る第４の工程の
断面図である。

【図１３】本発明の第２の実施形態に係る第５の工程の
断面図である。

【図１４】本発明の第２の実施形態に係る第６の工程の
断面図である。

【図１５】本発明の第２の実施形態に係る第７の工程の
断面図である。

【図１６】本発明の第２の実施形態に係る第８の工程の
断面図である。

【図１７】本発明の第２の実施形態に係る第９の工程の
断面図である。

【図１８】従来例を示す断面図である。

【図１９】従来例でのフローティングゲートに電子が蓄
積された状態を示す模式図である。

【符号の説明】

２３…単体セル ２４…ゲート電極部 ２５…フローティングゲート ２６…コントロールゲート ２７…トンネルゲート絶縁膜 ２８…インターＰｏｌｙ絶縁膜 ３０…第１の層間絶縁膜 ３１，４１…導体層 ３２，４２…第２の層間絶縁膜 ４４…第３の層間絶縁膜

Claims (11)

【特許請求の範囲】
1. 【請求項１】 フローティングゲート及びコントロール
   ゲートを有する単体セルと、この単体セルを隣接する単
   体セルと分離するように覆う層間絶縁膜とを備えた半導
   体装置において、前記層間絶縁膜内に前記単体セルのゲ
   ート電極部を覆うように少なくとも１つの導体層が設け
   られていることを特徴とする半導体装置。
2. 【請求項２】 フローティングゲート及びコントロール
   ゲートを有する単体セルと、この単体セルを隣接する単
   体セルと分離するように覆う層間絶縁膜とを備えた半導
   体装置において、前記層間絶縁膜内に前記単体セルのゲ
   ート電極部を覆うように少なくとも１つの導体層が設け
   られていると共に、該導体層が前記フローティングゲー
   トに蓄積される電子よりも多くの自由キャリヤを有して
   いることを特徴とする半導体装置。
3. 【請求項３】 導体層が、フローティングゲートに蓄積
   される電子よりも多くの自由キャリヤを有する導体部あ
   るいは半導体部に導通するように接続されていることを
   特徴とする請求項２記載の半導体装置。
4. 【請求項４】 導体層が、フローティングゲートの上面
   位置よりも少なくとも下方側の位置に形成されているこ
   とを特徴とする請求項１あるいは請求項２記載の半導体
   装置。
5. 【請求項５】 導体層が、ドーパントを添加したシリコ
   ンにより形成されていることを特徴とする請求項１ある
   いは請求項２記載の半導体装置。
6. 【請求項６】 ドーパントが、りん、ひ素、ほう素のう
   ちのいずれか１つであるをことを特徴とする請求項５記
   載の半導体装置。
7. 【請求項７】 導体層が、シリサイドにより形成されて
   いることを特徴とする請求項１あるいは請求項２記載の
   半導体装置。
8. 【請求項８】 半導体基板の上方にフローティングゲー
   トとコントロールゲートを形成した後に前記コントロー
   ルゲート及び前記フローティングゲートを覆うように第
   １の層間絶縁膜を形成する工程と、前記第１の層間絶縁
   膜の表面上に導体層を積層する工程と、前記導体層の表
   面に第２の層間絶縁膜を積層する工程とを備えた半導体
   装置の製造方法。
9. 【請求項９】 第１の層間絶縁膜の表面上に積層した導
   体層を、第２の層間絶縁膜を積層する前に選択的に除去
   するようにしたことを特徴とする請求項８記載の半導体
   装置の製造方法。
10. 【請求項１０】 半導体基板の上方にフローティングゲ
    ートとコントロールゲートを形成した後に前記コントロ
    ールゲート及び前記フローティングゲートを覆うように
    第１の層間絶縁膜を形成する工程と、前記第１の層間絶
    縁膜の表面上に無ドーパントの多結晶シリコンまたは無
    定型シリコンの堆積膜を積層する工程と、前記堆積膜の
    表面にドーパントを含む第２の層間絶縁膜を積層する工
    程と、加熱処理して前記第２の層間絶縁膜のドーパント
    を前記堆積膜に熱拡散させる工程とを備えた半導体装置
    の製造方法。
11. 【請求項１１】 第２の層間絶縁膜が、ＰＳＧ、ＢＰＳ
    Ｇ、ＡｓＳＧのうちのいずれか１つにより形成されてい
    ることを特徴とする請求項１０記載の半導体装置の製造
    方法。