JPH0936249A - Ｃｍｏｓ集積回路とその製造方法 - Google Patents
Ｃｍｏｓ集積回路とその製造方法Info
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- JPH0936249A JPH0936249A JP8212215A JP21221596A JPH0936249A JP H0936249 A JPH0936249 A JP H0936249A JP 8212215 A JP8212215 A JP 8212215A JP 21221596 A JP21221596 A JP 21221596A JP H0936249 A JPH0936249 A JP H0936249A
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W15/00—Highly-doped buried regions of integrated devices
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
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- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W15/00—Highly-doped buried regions of integrated devices
- H10W15/01—Manufacture or treatment
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】
【課題】 従来の技術による問題点を克服する、あるい
は少なくとも軽減する構造を用いて、分離されたMOS 装
置を提供する。 【解決手段】 MOS 装置は、第１導電型の基板１上の集
積回路内に形成される。本MOS 装置は、基板１と同じ導
電型の基板本体領域８と、基板本体領域８および基板１
と対向する導電型で、基板本体領域８と基板１との間に
配置された低濃度にドーピングされた埋込層２と、基板
本体領域８と同じ導電型で基板本体領域８と低濃度にド
ーピングされた埋込層２との間に介在される高濃度にド
ーピングされた強化層４とを有し、高濃度にドーピング
された強化層４が基板本体領域８のシリアル抵抗を軽減
し、装置の基板効果を小さくする。
は少なくとも軽減する構造を用いて、分離されたMOS 装
置を提供する。 【解決手段】 MOS 装置は、第１導電型の基板１上の集
積回路内に形成される。本MOS 装置は、基板１と同じ導
電型の基板本体領域８と、基板本体領域８および基板１
と対向する導電型で、基板本体領域８と基板１との間に
配置された低濃度にドーピングされた埋込層２と、基板
本体領域８と同じ導電型で基板本体領域８と低濃度にド
ーピングされた埋込層２との間に介在される高濃度にド
ーピングされた強化層４とを有し、高濃度にドーピング
された強化層４が基板本体領域８のシリアル抵抗を軽減
し、装置の基板効果を小さくする。
Description
【０００１】
【産業上の利用分野】本発明は、CMOS集積回路および、
純粋なCMOS技術とMOS 装置およびバイポーラ装置が同一
のチップ上に設けられるBiCMOS技術との両方においてMO
S 装置を製造する方法に関する。
純粋なCMOS技術とMOS 装置およびバイポーラ装置が同一
のチップ上に設けられるBiCMOS技術との両方においてMO
S 装置を製造する方法に関する。
【０００２】
【従来の技術および発明が解決しようとする課題】一般
に、特定の導電型を有する基板上では、チップ上のNMOS
装置またはPMOS装置のいずれか一方が、それらが形成さ
れる基板と同じ導電型をもつ基板本体領域を有する。こ
れらの装置は、一般に、基板に結合された基板本体領域
を有するので、基板本体領域も基板も同じ電位にある。
基板本体領域を基板とは異なる電位にバイアスすること
が求められる場合は、これらを分離する必要がある。こ
れは、基板本体領域の下に酸化物層を設けることにより
行われてきた。この酸化物層を基板と置き換えるか、あ
るいは基板本体領域と基板との間に介在させることがで
きる。しかし、これには費用がかかる。
に、特定の導電型を有する基板上では、チップ上のNMOS
装置またはPMOS装置のいずれか一方が、それらが形成さ
れる基板と同じ導電型をもつ基板本体領域を有する。こ
れらの装置は、一般に、基板に結合された基板本体領域
を有するので、基板本体領域も基板も同じ電位にある。
基板本体領域を基板とは異なる電位にバイアスすること
が求められる場合は、これらを分離する必要がある。こ
れは、基板本体領域の下に酸化物層を設けることにより
行われてきた。この酸化物層を基板と置き換えるか、あ
るいは基板本体領域と基板との間に介在させることがで
きる。しかし、これには費用がかかる。
【０００３】故に、本発明の目的は、このような装置を
分離するための既知の方法の欠点を克服する、あるいは
少なくとも軽減する構造を用いて、CMOS技術またはBiCM
OS技術のいずれにおいても分離されるMOS 装置を提供す
ることである。
分離するための既知の方法の欠点を克服する、あるいは
少なくとも軽減する構造を用いて、CMOS技術またはBiCM
OS技術のいずれにおいても分離されるMOS 装置を提供す
ることである。
【０００４】
【課題を解決する方法】従って、本発明の一面において
は、本発明は、基板を備えて、その上に基板と同じ導電
型の基板本体領域と、基板本体領域および基板とは逆の
導電型で、基板本体領域と基板との間に配置された低濃
度にドーピングされた埋込層と、基板本体領域と同じ導
電型で、基板本体領域と低濃度にドーピングされた埋込
層との間に介在される高濃度にドーピングされた強化層
とを有する少なくとも１つのMOS置が形成された集積回
路であって、高濃度にドーピングされた強化層が基板本
体領域のシリアル抵抗を軽減し、装置の基板効果を小さ
くする集積回路を提供する。
は、本発明は、基板を備えて、その上に基板と同じ導電
型の基板本体領域と、基板本体領域および基板とは逆の
導電型で、基板本体領域と基板との間に配置された低濃
度にドーピングされた埋込層と、基板本体領域と同じ導
電型で、基板本体領域と低濃度にドーピングされた埋込
層との間に介在される高濃度にドーピングされた強化層
とを有する少なくとも１つのMOS置が形成された集積回
路であって、高濃度にドーピングされた強化層が基板本
体領域のシリアル抵抗を軽減し、装置の基板効果を小さ
くする集積回路を提供する。
【０００５】第２の側面においては、本発明は、少なく
とも１つのMOS 装置を有する集積回路を製造する方法で
あって：第１導電型の基板を設ける段階；第１導電型と
対向する第２導電型の低濃度にドーピングされた埋込層
を作成する段階；低濃度にドーピングされた埋込層の上
に、第１導電型の高濃度にドーピングされた層を作成す
る段階；高濃度にドーピングされた層の上でそれに連続
して、第１導電型の低濃度にドーピングされた基板本体
領域を作成する段階；および基板本体領域上に第２導電
型の高濃度にドーピングされた領域を２つ作成して、MO
S 装置のソースおよびドレインとする段階；によって構
成されることを特徴とする方法によって構成される。
とも１つのMOS 装置を有する集積回路を製造する方法で
あって：第１導電型の基板を設ける段階；第１導電型と
対向する第２導電型の低濃度にドーピングされた埋込層
を作成する段階；低濃度にドーピングされた埋込層の上
に、第１導電型の高濃度にドーピングされた層を作成す
る段階；高濃度にドーピングされた層の上でそれに連続
して、第１導電型の低濃度にドーピングされた基板本体
領域を作成する段階；および基板本体領域上に第２導電
型の高濃度にドーピングされた領域を２つ作成して、MO
S 装置のソースおよびドレインとする段階；によって構
成されることを特徴とする方法によって構成される。
【０００６】
【実施例】図１に示されるように、開始半導体ウェーハ
１は、６ないし８．５オーム・センチ体積抵抗率を有す
る、＜１００＞結晶配向をもつP-型単結晶シリコン基板
である。基板１は、その上に約１５００オングストロー
ムの厚みの酸化物層２０が作成されるまで、熱酸化され
る。
１は、６ないし８．５オーム・センチ体積抵抗率を有す
る、＜１００＞結晶配向をもつP-型単結晶シリコン基板
である。基板１は、その上に約１５００オングストロー
ムの厚みの酸化物層２０が作成されるまで、熱酸化され
る。
【０００７】次に、２つのN 型埋込層領域が、図２の参
照番号２１により示されるフォトレジストにより第１マ
スキングまたはパターニング段階により規定され、次
に、露出された酸化物層２０を湿式エッチングすること
により、図示されるように下部構造のシリコン基板１が
露出される。次に、図２に概略的に示されるように、ヒ
素（As）イオン注入が実行される。線量は、約２．５Ｅ
１３at/cm2で、エネルギは約５０KeV である。残ったフ
ォトレジスト２１を完全に除去した後で、アニーリング
処理が行われ、シリコン基板１の被露出面を約２００オ
ングストロームまで軽く再酸化させ、ドーパントをシリ
コン中に送り込む。アニーリングのサイクルは、以下の
とおりである：まずウェーハを酸素（O2）雰囲気中で約
９０秒励振する；次に塩化水素（HCl ）を総雰囲気の約
３％まで導入し、約１９分間乾式酸化させる；最後に、
ウェーハを窒素（N2）雰囲気中で約３００分間励振す
る。これにより、すでに注入されたヒ素が基板１内に拡
散して、図３の参照番号２で示されるように、基板１の
表面の規定された領域内にN-埋込層が形成される。
照番号２１により示されるフォトレジストにより第１マ
スキングまたはパターニング段階により規定され、次
に、露出された酸化物層２０を湿式エッチングすること
により、図示されるように下部構造のシリコン基板１が
露出される。次に、図２に概略的に示されるように、ヒ
素（As）イオン注入が実行される。線量は、約２．５Ｅ
１３at/cm2で、エネルギは約５０KeV である。残ったフ
ォトレジスト２１を完全に除去した後で、アニーリング
処理が行われ、シリコン基板１の被露出面を約２００オ
ングストロームまで軽く再酸化させ、ドーパントをシリ
コン中に送り込む。アニーリングのサイクルは、以下の
とおりである：まずウェーハを酸素（O2）雰囲気中で約
９０秒励振する；次に塩化水素（HCl ）を総雰囲気の約
３％まで導入し、約１９分間乾式酸化させる；最後に、
ウェーハを窒素（N2）雰囲気中で約３００分間励振す
る。これにより、すでに注入されたヒ素が基板１内に拡
散して、図３の参照番号２で示されるように、基板１の
表面の規定された領域内にN-埋込層が形成される。
【０００８】次に、図４に示されるように、第２マスキ
ングまたはパターニング段階が実行され、NMOS装置につ
いては、すでにドーピングされている領域をマスキング
し、NPN およびPMOS領域はマスキングしない状態で残
す。次に、図４に概略図で示されるように、高濃度のヒ
素注入が実行される。線量は約５Ｅ１５at/cm2で、エネ
ルギは約５０KeV である。残ったフォトレジスト２２を
完全に除去した後で、被露出面が再度熱酸化される；ま
ず、３％のHCl で摂氏約８９０度で約１０分間乾式酸化
が実行される；次に、摂氏約８９０度で、約３９分間蒸
気サイクルが実行される；最後に、ウェーハは摂氏約１
２００度でN2中で約９５分間励振され、これによりN+領
域３が形成される。その結果、N-領域２上では約９００
オングストローム厚で、N+領域３上では約４，０００オ
ングストローム厚の酸化物層が形成される。
ングまたはパターニング段階が実行され、NMOS装置につ
いては、すでにドーピングされている領域をマスキング
し、NPN およびPMOS領域はマスキングしない状態で残
す。次に、図４に概略図で示されるように、高濃度のヒ
素注入が実行される。線量は約５Ｅ１５at/cm2で、エネ
ルギは約５０KeV である。残ったフォトレジスト２２を
完全に除去した後で、被露出面が再度熱酸化される；ま
ず、３％のHCl で摂氏約８９０度で約１０分間乾式酸化
が実行される；次に、摂氏約８９０度で、約３９分間蒸
気サイクルが実行される；最後に、ウェーハは摂氏約１
２００度でN2中で約９５分間励振され、これによりN+領
域３が形成される。その結果、N-領域２上では約９００
オングストローム厚で、N+領域３上では約４，０００オ
ングストローム厚の酸化物層が形成される。
【０００９】この時点で、N-領域とN+領域とが明確に規
定される。第１注入段階しか受けなかった領域はN-層２
となり、両方の注入段階を経た領域はN+層３となる。N-
領域もN+領域も、その位置は、フォトレジスト層２１を
用いる最初の１回だけのパターニング段階により規定さ
れているので、自己整合する。N-埋込層２は、後にNMOS
装置の場所となり、NPN 装置のコレクタとなるN+埋込層
３は後にNPN 装置ならびにPMOS装置の場所となる。
定される。第１注入段階しか受けなかった領域はN-層２
となり、両方の注入段階を経た領域はN+層３となる。N-
領域もN+領域も、その位置は、フォトレジスト層２１を
用いる最初の１回だけのパターニング段階により規定さ
れているので、自己整合する。N-埋込層２は、後にNMOS
装置の場所となり、NPN 装置のコレクタとなるN+埋込層
３は後にNPN 装置ならびにPMOS装置の場所となる。
【００１０】４：１のケイフッ酸（HF）溶液内で約５分
間、酸化シリコンを正確に除去した後で、約７００オン
グストローム厚の熱酸化物２３が成長し、次の注入のマ
スクとして用いられる。これを図５に示す。次に、熱酸
化物２３をフォトレジスト層２４で覆うことにより、第
３マスキング段階が実行される。フォトレジスト層２４
内には適切なパターンが開口され、約４０KeV のエネル
ギでホウ素（B ）が注入され、その線量は約１．３Ｅ１
４at/cm2である。この様子を図５に概略的に示す。次に
フォトレジスト２４が除去され、注入されたホウ素はま
ず摂氏約１０８０度で、約３５分間N2中でアニーリング
され、次にO2中で約１０分間摂氏約１０８０度で励振さ
れ、最後に（O2／１％HCl ）雰囲気中で、摂氏約１０８
０度で約１０分間励振されて、それによりP+領域４が作
成される。
間、酸化シリコンを正確に除去した後で、約７００オン
グストローム厚の熱酸化物２３が成長し、次の注入のマ
スクとして用いられる。これを図５に示す。次に、熱酸
化物２３をフォトレジスト層２４で覆うことにより、第
３マスキング段階が実行される。フォトレジスト層２４
内には適切なパターンが開口され、約４０KeV のエネル
ギでホウ素（B ）が注入され、その線量は約１．３Ｅ１
４at/cm2である。この様子を図５に概略的に示す。次に
フォトレジスト２４が除去され、注入されたホウ素はま
ず摂氏約１０８０度で、約３５分間N2中でアニーリング
され、次にO2中で約１０分間摂氏約１０８０度で励振さ
れ、最後に（O2／１％HCl ）雰囲気中で、摂氏約１０８
０度で約１０分間励振されて、それによりP+領域４が作
成される。
【００１１】酸化シリコンが正確に除去された後で、N-
型のヒ素ドーピング・シリコンで約２μｍ厚，約０．９
オーム・センチ体積抵抗率を有するエピタキシャル層５
が図６に図示されるように成長する。比較的高温でエピ
タキシャル層が成長すると、すでに注入され規定領域内
で励振されたヒ素とホウ素とが再び拡散して、N-，N+お
よびP+埋込層を形成する。これを図５に参照番号２，
３，４によりそれぞれ示す。結果として得られるN-層２
は、P+層４よりも深くなるので、NMOS装置などのN-およ
びP+注入が実行される領域においては、P+埋込層４がN-
埋込層２により基板１から分離される。
型のヒ素ドーピング・シリコンで約２μｍ厚，約０．９
オーム・センチ体積抵抗率を有するエピタキシャル層５
が図６に図示されるように成長する。比較的高温でエピ
タキシャル層が成長すると、すでに注入され規定領域内
で励振されたヒ素とホウ素とが再び拡散して、N-，N+お
よびP+埋込層を形成する。これを図５に参照番号２，
３，４によりそれぞれ示す。結果として得られるN-層２
は、P+層４よりも深くなるので、NMOS装置などのN-およ
びP+注入が実行される領域においては、P+埋込層４がN-
埋込層２により基板１から分離される。
【００１２】約７００オングストローム厚の酸化物層２
５を図７に示されるように成長させる熱酸化の後で、約
１２５０オングストローム厚の窒化シリコン層２６が低
圧化学蒸着（LPCVD: Low Pressure Chemical Vapor Dep
osition ）工程により付着される。埋込層間の深い分離
部を提供する領域は、第４マスキング段階の間に規定さ
れる。次に、エピタキシャル・シリコン５までの乾式エ
ッチングにより、酸化物層２５と窒化物層２６を貫通し
てウィンドウが作られる。次に、エピタキシャル・シリ
コン５は湿式エッチングされて、図７に示されるような
約９５００オングストロームの深さのモート(moat)が作
成される。
５を図７に示されるように成長させる熱酸化の後で、約
１２５０オングストローム厚の窒化シリコン層２６が低
圧化学蒸着（LPCVD: Low Pressure Chemical Vapor Dep
osition ）工程により付着される。埋込層間の深い分離
部を提供する領域は、第４マスキング段階の間に規定さ
れる。次に、エピタキシャル・シリコン５までの乾式エ
ッチングにより、酸化物層２５と窒化物層２６を貫通し
てウィンドウが作られる。次に、エピタキシャル・シリ
コン５は湿式エッチングされて、図７に示されるような
約９５００オングストロームの深さのモート(moat)が作
成される。
【００１３】ウェーハを酸化熱処理することにより、約
２１５００オングストローム厚の酸化物６の深い領域が
すでに規定されたモート内に形成され、このとき、窒化
物層２６はウェーハの残りの部分の酸化に対するマスク
として機能する。
２１５００オングストローム厚の酸化物６の深い領域が
すでに規定されたモート内に形成され、このとき、窒化
物層２６はウェーハの残りの部分の酸化に対するマスク
として機能する。
【００１４】この段階で、酸化物６の深い領域が、図８
に図示されるように完全にエピタキシャル層５を貫通し
て延在する。２つの隣接するN-型埋込層３の間の分離を
強化するために、P+埋込層４を図８に図示されるよう
に、深い酸化物分離部６の下に用いることができる。
に図示されるように完全にエピタキシャル層５を貫通し
て延在する。２つの隣接するN-型埋込層３の間の分離を
強化するために、P+埋込層４を図８に図示されるよう
に、深い酸化物分離部６の下に用いることができる。
【００１５】次に、窒化物層２６を剥して、約５００オ
ングストローム厚で残りの酸化物層２５を下に残す。LP
CVD 工程により第２窒化物層２７を、図９に図示するよ
うに、約１２５０オングストローム厚に付着する。
ングストローム厚で残りの酸化物層２５を下に残す。LP
CVD 工程により第２窒化物層２７を、図９に図示するよ
うに、約１２５０オングストローム厚に付着する。
【００１６】深い酸化物分離部６の両側にMOS 装置の表
面分離部となる領域が、第５マスキング段階により規定
される。図９に示すように、乾式エッチングにより、下
部の深い酸化物領域６まで第２窒化層２７を貫通してウ
ィンドウが規定される。次に、さらに高圧の熱処理が行
われ、約１０，０００オングストローム厚の酸化物層７
がすでに規定されているウィンドウ内に成長し、残りの
窒化物層２７はウェーハの残りの部分のマスクとして機
能する。この様子を図１０に示す。次に、酸化物層２５
と窒化物層２７とで構成されるパッド構造全体が除去さ
れる。
面分離部となる領域が、第５マスキング段階により規定
される。図９に示すように、乾式エッチングにより、下
部の深い酸化物領域６まで第２窒化層２７を貫通してウ
ィンドウが規定される。次に、さらに高圧の熱処理が行
われ、約１０，０００オングストローム厚の酸化物層７
がすでに規定されているウィンドウ内に成長し、残りの
窒化物層２７はウェーハの残りの部分のマスクとして機
能する。この様子を図１０に示す。次に、酸化物層２５
と窒化物層２７とで構成されるパッド構造全体が除去さ
れる。
【００１７】その後の注入のためのスクリーン酸化物と
して用いられ、図１１に参照番号２８で示される約２０
０オングストロームの熱酸化物をシリコン表面上に成長
させた後で、フォトレジスト２９層を塗布することによ
り第６マスキング段階が実行される。ここで、P-ウェル
領域を、すなわちNMOSトランジスタ本体に関して、規定
するウィンドウが規定される。次にウィンドウを通じ
て、約６Ｅ１２at/cm2の線量と約１７０KeV のエネルギ
でホウ素イオンが注入され、P-ウェル領域８を形成す
る。
して用いられ、図１１に参照番号２８で示される約２０
０オングストロームの熱酸化物をシリコン表面上に成長
させた後で、フォトレジスト２９層を塗布することによ
り第６マスキング段階が実行される。ここで、P-ウェル
領域を、すなわちNMOSトランジスタ本体に関して、規定
するウィンドウが規定される。次にウィンドウを通じ
て、約６Ｅ１２at/cm2の線量と約１７０KeV のエネルギ
でホウ素イオンが注入され、P-ウェル領域８を形成す
る。
【００１８】その結果できる酸化物とフォトレジスト２
９が除去される。この時点で、NMOS装置のP 型基板本体
領域が形成され、表面ドーピング濃度は、P-ウェル領域
８と高濃度にドーピングされたP+埋込層４による低い抵
抗とによって制御される。このP 型本体８は、図１１に
示されるように、N-埋込層２により、P-型基板１からは
完全に分離される。
９が除去される。この時点で、NMOS装置のP 型基板本体
領域が形成され、表面ドーピング濃度は、P-ウェル領域
８と高濃度にドーピングされたP+埋込層４による低い抵
抗とによって制御される。このP 型本体８は、図１１に
示されるように、N-埋込層２により、P-型基板１からは
完全に分離される。
【００１９】次に、熱酸化が実行され、約１０００オン
グストロームの酸化物層が成長され、その上にこれも約
１０００オングストローム厚のLPCVD 窒化物層が付着さ
れる。これを図１２に示すが、酸化物と窒化物の積層さ
れた複合体を参照番号９で示す。第７マスキングおよび
注入段階により、図１３に示すように、フォトレジスト
層３０内に規定されたウィンドウを通じてNPN ベースが
注入され、積層体９を通じてP ベース領域１０が形成さ
れる。注入線量は約１．１５Ｅ１４at/cm2で、注入エネ
ルギは約１４０KeV である。続いて、摂氏約９００度の
アニーリング段階がN2中で実行される。次に、酸化物／
窒化物積層体９が、後にPMOSおよびNMOS装置となる領域
から第８パタ−ニング段階により乾式／湿式エッチング
で除去され、ゲート酸化物層１１（約４００オングスト
ローム）が図１４に示すように熱成長する。
グストロームの酸化物層が成長され、その上にこれも約
１０００オングストローム厚のLPCVD 窒化物層が付着さ
れる。これを図１２に示すが、酸化物と窒化物の積層さ
れた複合体を参照番号９で示す。第７マスキングおよび
注入段階により、図１３に示すように、フォトレジスト
層３０内に規定されたウィンドウを通じてNPN ベースが
注入され、積層体９を通じてP ベース領域１０が形成さ
れる。注入線量は約１．１５Ｅ１４at/cm2で、注入エネ
ルギは約１４０KeV である。続いて、摂氏約９００度の
アニーリング段階がN2中で実行される。次に、酸化物／
窒化物積層体９が、後にPMOSおよびNMOS装置となる領域
から第８パタ−ニング段階により乾式／湿式エッチング
で除去され、ゲート酸化物層１１（約４００オングスト
ローム）が図１４に示すように熱成長する。
【００２０】次に、約３５００オングストローム厚の多
結晶シリコン層３６が図１５に示すようにLPCVD 工程に
より付着され、リンでドーピングされる。MOS 装置のゲ
ート１２が多結晶シリコン層３６から形成され、図１６
に示すように余分な多結晶シリコン層３６を除去するこ
とにより第９パターニング段階によって規定される。第
１０パターニング段階において、酸化物／窒化物積層体
９の乾式エッチングのためのフォトレジスト・マスクを
通じて適切なウィンドウが規定され、NPN 装置のエミッ
タ，ベースおよびコレクタ接触のための異なる開口部を
形成する。この開口部は図１７に参照番号３４で示され
る。図１８に示すように、第１１マスキングおよび注入
段階でフォトレジスト層３１が塗布され、ウィンドウが
開口されてヒ素を注入される領域を規定する。この高濃
度の注入の目的は、多結晶シリコン・ゲート１２と表面
酸化物分離部１１との相対エッジにより遮蔽され整合さ
れるNPN トランジスタのコレクタおよびエミッタ領域と
NMOSトランジスタのソースおよびドレイン領域に関し、
図１８の参照番号１３で示される電気接触部を形成する
ことである。ヒ素線量は、約１．４Ｅ１５at/cm2で、エ
ネルギは約３０KeV である。
結晶シリコン層３６が図１５に示すようにLPCVD 工程に
より付着され、リンでドーピングされる。MOS 装置のゲ
ート１２が多結晶シリコン層３６から形成され、図１６
に示すように余分な多結晶シリコン層３６を除去するこ
とにより第９パターニング段階によって規定される。第
１０パターニング段階において、酸化物／窒化物積層体
９の乾式エッチングのためのフォトレジスト・マスクを
通じて適切なウィンドウが規定され、NPN 装置のエミッ
タ，ベースおよびコレクタ接触のための異なる開口部を
形成する。この開口部は図１７に参照番号３４で示され
る。図１８に示すように、第１１マスキングおよび注入
段階でフォトレジスト層３１が塗布され、ウィンドウが
開口されてヒ素を注入される領域を規定する。この高濃
度の注入の目的は、多結晶シリコン・ゲート１２と表面
酸化物分離部１１との相対エッジにより遮蔽され整合さ
れるNPN トランジスタのコレクタおよびエミッタ領域と
NMOSトランジスタのソースおよびドレイン領域に関し、
図１８の参照番号１３で示される電気接触部を形成する
ことである。ヒ素線量は、約１．４Ｅ１５at/cm2で、エ
ネルギは約３０KeV である。
【００２１】摂氏約１０２０度で約１７分間、N2中でヒ
素注入を行った後、図１９のフォトレジスト層３２を塗
布し、ホウ素注入が行われたフォトレジスト層３２内に
ウィンドウを規定することにより第１２マスキング段階
が行われる。この高濃度のホウ素注入の目的は、多結晶
シリコン・ゲート１２と表面酸化物分離部１１との相対
エッジにより遮蔽され自己整合されるNPN トランジスタ
のベース領域とPMOSトランジスタのソースおよびドレイ
ン領域に関し、図１９の参照番号１４により示される電
気接触部を形成することである。この注入部は、次に摂
氏約９００度で３０分間N2中でアニーリングされ、フォ
トレジスト層３２が除去される。
素注入を行った後、図１９のフォトレジスト層３２を塗
布し、ホウ素注入が行われたフォトレジスト層３２内に
ウィンドウを規定することにより第１２マスキング段階
が行われる。この高濃度のホウ素注入の目的は、多結晶
シリコン・ゲート１２と表面酸化物分離部１１との相対
エッジにより遮蔽され自己整合されるNPN トランジスタ
のベース領域とPMOSトランジスタのソースおよびドレイ
ン領域に関し、図１９の参照番号１４により示される電
気接触部を形成することである。この注入部は、次に摂
氏約９００度で３０分間N2中でアニーリングされ、フォ
トレジスト層３２が除去される。
【００２２】さらに酸化物、いわゆるテトラエチルオル
トシリケート（TEOS）の第１非ドーピング薄層、引続き
すぐにリンおよびホウ素をドーピングしたTEOS（BPTEO
S）の第２層のプラズマ強化蒸着（PECVD: plasma-enhan
ced vapor deposition ）段階を行う。次にリフロー処
理を行う。TEOSとBPTEOSとの積層体は、図２０の参照番
号１５により示される。第１３パターニング段階で、図
２１に示されるように積層体１５の乾式除去により接触
開口部３５がTEOS／BPTEOS積層体内に形成される。
トシリケート（TEOS）の第１非ドーピング薄層、引続き
すぐにリンおよびホウ素をドーピングしたTEOS（BPTEO
S）の第２層のプラズマ強化蒸着（PECVD: plasma-enhan
ced vapor deposition ）段階を行う。次にリフロー処
理を行う。TEOSとBPTEOSとの積層体は、図２０の参照番
号１５により示される。第１３パターニング段階で、図
２１に示されるように積層体１５の乾式除去により接触
開口部３５がTEOS／BPTEOS積層体内に形成される。
【００２３】次に、ケイ化プラチナ合金（PtSi）がすべ
ての接触開口部内に形成される。次にチタン／タングス
テン（TiW ）層が付着され、続いて銅／シリコン／アル
ミニウム合金（AlCuSi）が付着される。いずれの層も、
第１４マスキング段階によりパターニングされ、２つの
層が腐食を受けて異なる接触部の金属相互接続部ができ
る。PtSi/TiW/AlCuSi で形成された複合層全体は、図２
２の参照番号１６で示される。
ての接触開口部内に形成される。次にチタン／タングス
テン（TiW ）層が付着され、続いて銅／シリコン／アル
ミニウム合金（AlCuSi）が付着される。いずれの層も、
第１４マスキング段階によりパターニングされ、２つの
層が腐食を受けて異なる接触部の金属相互接続部ができ
る。PtSi/TiW/AlCuSi で形成された複合層全体は、図２
２の参照番号１６で示される。
【００２４】図２３に示されるように、プラズマ強化蒸
着（PECVD ）工程により窒化シリコンの絶縁パッシベー
ション層１７が付着され、第１６マスキング段階により
パッド領域が規定される。パッシベーション層１７の腐
食とウェーハ１の背面の研磨とにより、作成段階の手順
は完了する。
着（PECVD ）工程により窒化シリコンの絶縁パッシベー
ション層１７が付着され、第１６マスキング段階により
パッド領域が規定される。パッシベーション層１７の腐
食とウェーハ１の背面の研磨とにより、作成段階の手順
は完了する。
【００２５】以上、本発明により同一の作成工程を用い
て１つの集積回路上にバイポーラ装置とMOS 装置の両方
が製造された。
て１つの集積回路上にバイポーラ装置とMOS 装置の両方
が製造された。
【００２６】本発明では１つの特定の実施例しか詳細に
説明されていないが、本発明の精神から逸脱することな
く種々の改良および改善を加えることができることは当
業者には認識頂けよう。たとえば、作成過程の動作手順
の間に、作成される集積回路によっては必要とされる抵
抗，キャパシタ，ダイオードなどの受動回路素子を容易
に形成することができる。また、この作成過程は、既存
の装置を改良するためにさらにマスキング段階を加える
ことにより改良することもできる。たとえば、NPN トラ
ンジスタのコレクタ・アクセスを減らすために、図２４
に示すような深い電気N+接触１８を形成して、N+埋込
層、すなわちNPN トランジスタのコレクタまで到達する
こともできる。別の可能性としては、オプションのマス
キングおよび注入段階を用いて、MOS 装置の閾値電圧を
特定の所望値に調整することもできる。
説明されていないが、本発明の精神から逸脱することな
く種々の改良および改善を加えることができることは当
業者には認識頂けよう。たとえば、作成過程の動作手順
の間に、作成される集積回路によっては必要とされる抵
抗，キャパシタ，ダイオードなどの受動回路素子を容易
に形成することができる。また、この作成過程は、既存
の装置を改良するためにさらにマスキング段階を加える
ことにより改良することもできる。たとえば、NPN トラ
ンジスタのコレクタ・アクセスを減らすために、図２４
に示すような深い電気N+接触１８を形成して、N+埋込
層、すなわちNPN トランジスタのコレクタまで到達する
こともできる。別の可能性としては、オプションのマス
キングおよび注入段階を用いて、MOS 装置の閾値電圧を
特定の所望値に調整することもできる。
【００２７】用途によっては、分離コレクタ縦型PNP ト
ランジスタなどの他の能動装置を容易に形成することが
できる。N-ベース領域を形成するには、高濃度のヒ素注
入の直前にマスキング段階を追加し、さらにN-型注入段
階を行うことが必要とされる。PMOSトランジスタのソー
ス／ドレイン注入を用いることにより、P+エミッタを容
易に形成することができる。最後に、P+埋込層は、第１
のN-型埋込層そのものにより基板から分離されて、コレ
クタとして機能する。縦型に分離されたPNP トランジス
タのコレクタ・アクセスを軽減する、P+埋込層に到達す
る深い電気P 型接触を形成するためにP-ウェルを用いる
こともできる。このような縦型PNP トランジスタの例を
図２５に示す。ここではN-ベースは、参照番号１９によ
り示され、残りの構造部は上記の工程の対応する注入段
階と同じ参照番号を有する。
ランジスタなどの他の能動装置を容易に形成することが
できる。N-ベース領域を形成するには、高濃度のヒ素注
入の直前にマスキング段階を追加し、さらにN-型注入段
階を行うことが必要とされる。PMOSトランジスタのソー
ス／ドレイン注入を用いることにより、P+エミッタを容
易に形成することができる。最後に、P+埋込層は、第１
のN-型埋込層そのものにより基板から分離されて、コレ
クタとして機能する。縦型に分離されたPNP トランジス
タのコレクタ・アクセスを軽減する、P+埋込層に到達す
る深い電気P 型接触を形成するためにP-ウェルを用いる
こともできる。このような縦型PNP トランジスタの例を
図２５に示す。ここではN-ベースは、参照番号１９によ
り示され、残りの構造部は上記の工程の対応する注入段
階と同じ参照番号を有する。
本発明の１つの実施例が、例として、以下の図面を参照
してより詳しく説明される。
してより詳しく説明される。
【図１】同一基板上にPMOS，NMOSおよびNPN 装置を形成
する製造過程に含まれる段階を示す。
する製造過程に含まれる段階を示す。
【図２】同一基板上にPMOS，NMOSおよびNPN 装置を形成
する製造過程に含まれる段階を示す。
する製造過程に含まれる段階を示す。
【図３】同一基板上にPMOS，NMOSおよびNPN 装置を形成
する製造過程に含まれる段階を示す。
する製造過程に含まれる段階を示す。
【図４】同一基板上にPMOS，NMOSおよびNPN 装置を形成
する製造過程に含まれる段階を示す。
する製造過程に含まれる段階を示す。
【図５】同一基板上にPMOS，NMOSおよびNPN 装置を形成
する製造過程に含まれる段階を示す。
する製造過程に含まれる段階を示す。
【図６】同一基板上にPMOS，NMOSおよびNPN 装置を形成
する製造過程に含まれる段階を示す。
する製造過程に含まれる段階を示す。
【図７】同一基板上にPMOS，NMOSおよびNPN 装置を形成
する製造過程に含まれる段階を示す。
する製造過程に含まれる段階を示す。
【図８】同一基板上にPMOS，NMOSおよびNPN 装置を形成
する製造過程に含まれる段階を示す。
する製造過程に含まれる段階を示す。
【図９】同一基板上にPMOS，NMOSおよびNPN 装置を形成
する製造過程に含まれる段階を示す。
する製造過程に含まれる段階を示す。
【図１０】同一基板上にPMOS，NMOSおよびNPN 装置を形
成する製造過程に含まれる段階を示す。
成する製造過程に含まれる段階を示す。
【図１１】同一基板上にPMOS，NMOSおよびNPN 装置を形
成する製造過程に含まれる段階を示す。
成する製造過程に含まれる段階を示す。
【図１２】同一基板上にPMOS，NMOSおよびNPN 装置を形
成する製造過程に含まれる段階を示す。
成する製造過程に含まれる段階を示す。
【図１３】同一基板上にPMOS，NMOSおよびNPN 装置を形
成する製造過程に含まれる段階を示す。
成する製造過程に含まれる段階を示す。
【図１４】同一基板上にPMOS，NMOSおよびNPN 装置を形
成する製造過程に含まれる段階を示す。
成する製造過程に含まれる段階を示す。
【図１５】同一基板上にPMOS，NMOSおよびNPN 装置を形
成する製造過程に含まれる段階を示す。
成する製造過程に含まれる段階を示す。
【図１６】同一基板上にPMOS，NMOSおよびNPN 装置を形
成する製造過程に含まれる段階を示す。
成する製造過程に含まれる段階を示す。
【図１７】同一基板上にPMOS，NMOSおよびNPN 装置を形
成する製造過程に含まれる段階を示す。
成する製造過程に含まれる段階を示す。
【図１８】同一基板上にPMOS，NMOSおよびNPN 装置を形
成する製造過程に含まれる段階を示す。
成する製造過程に含まれる段階を示す。
【図１９】同一基板上にPMOS，NMOSおよびNPN 装置を形
成する製造過程に含まれる段階を示す。
成する製造過程に含まれる段階を示す。
【図２０】同一基板上にPMOS，NMOSおよびNPN 装置を形
成する製造過程に含まれる段階を示す。
成する製造過程に含まれる段階を示す。
【図２１】同一基板上にPMOS，NMOSおよびNPN 装置を形
成する製造過程に含まれる段階を示す。
成する製造過程に含まれる段階を示す。
【図２２】同一基板上にPMOS，NMOSおよびNPN 装置を形
成する製造過程に含まれる段階を示す。
成する製造過程に含まれる段階を示す。
【図２３】同一基板上にPMOS，NMOSおよびNPN 装置を形
成する製造過程に含まれる段階を示す。
成する製造過程に含まれる段階を示す。
【図２４】NPN 装置の構造における可能な変形を示す。
【図２５】縦型PNP 装置と同一基板上にあるNPN 装置を
示す。
示す。
１ 基板 ２ N-埋込層 ３ N+埋込層 ４ P+埋込層 ５ エピタキシャル層 ６ 酸化物の深い領域 ７ 酸化物層 ８ P ウェル領域 ９ 酸化物／窒化物積層体 １０ P ベース領域 １１ ゲート酸化物層 １２ MOS 装置のゲート １３，１４ 電気接触部 １５ TEOS/BPTEOS 積層体 １６ PtSi/TiW/AlCuSi 複合層 １７ パッシベーション層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジャーガン・フォースナー アメリカ合衆国アリゾナ州メサ、ノース・ フラスナー・ドライブ539 (72)発明者 ミリアム・コブス フランス国プレイザンス・デュ・タッチ 31830、ケミン・デ・バスターズ13 (72)発明者 アーレット・マーティー−ブラビア フランス国フロウジン31270、インパス・ ルイス・アラゴン５ (72)発明者 ガイ・ホウテキット フランス国プレイザンス・デュ・タッチ 31830、ル・デ・ブレタン25
Claims (8)
- 【請求項１】 基板を備えて、その上に前記基板と同じ
導電型の基板本体領域と、前記基板本体領域および前記
基板と対向する導電型で、前記基板本体領域と前記基板
との間に配置された低濃度にドーピングされた埋込層
と、前記基板本体領域と同じ導電型で、前記基板本体領
域と前記の低濃度にドーピングされた埋込層との間に介
在された高濃度にドーピングされた強化層とを有する少
なくとも１つのMOS 装置が形成された集積回路であっ
て、前記高濃度にドーピングされた強化層が前記基板本
体領域のシリアル抵抗を軽減し、装置の基板効果を小さ
くする集積回路。 - 【請求項２】 少なくとも１つのMOS 装置を有する集積
回路を製造する方法であって：第１導電型の基板を設け
る段階；前記第１導電型と対向する第２導電型の低濃度
にドーピングされた埋込層を作成する段階；前記の低濃
度にドーピングされた埋込層の上に、第１導電型の高濃
度にドーピングされた層を作成する段階；前記の高濃度
にドーピングされた層の上でそれに連続して、第１導電
型の低濃度にドーピングされた基板本体領域を作成する
段階；および前記基板本体領域上に第２導電型の高濃度
にドーピングされた領域を２つ作成して、前記MOS 装置
のソースおよびドレインとする段階；によって構成され
ることを特徴とする集積回路製造方法。 - 【請求項３】 前記工程が純粋にCMOS製造工程である請
求項２記載の集積回路製造方法。 - 【請求項４】 前記工程が、バイポーラ装置とCMOS装置
の両方を同一チップ上に製造するBiCMOS製造工程である
請求項２記載の集積回路製造方法。 - 【請求項５】 前記基板がP-シリコン基板であり、前記
の低濃度にドーピングされた埋込層がN-埋込層領域であ
り、前記の高濃度にドーピングされた埋込層がP+埋込層
領域であり、前記の低濃度にドーピングされた基板本体
領域がP-導電型であり、前記の高濃度にドーピングされ
た２つ領域がN+導電型であり、それによってMOS 装置が
NMOS装置となる、バイポーラ装置とCMOS装置の両方を同
一チップ上に有する集積回路を製造する方法であって：
少なくとも１つのPMOS装置と少なくとも１つの縦型NPN
装置とに関して、前記基板内にN+埋込層領域を設ける段
階；前記P+，N+およびN-埋込層領域上にN-エピタキシャ
ル層を設ける段階；前記縦型NPN 装置のN-エピタキシャ
ル層の第１部分内にP-ベース領域を設ける段階；前記縦
型NPN 装置のP-ベース領域部分にN+領域を設けてそのエ
ミッタを形成すること；および前記縦型NPN 装置のN-エ
ピタキシャル層の第２部分内にN+領域を設けてそのコレ
クタ接触を形成すること；を同時に行う段階；および前
記PMOS装置の前記N-エピタキシャル層の第１および第２
部分内にP+領域を設けてそのソースおよびドレインを形
成すること；および前記縦型NPN 装置のP-ベース領域部
分内にP+領域を設けてそのベース接触を形成すること；
を同時に行う段階；によってさらに構成される請求項４
記載の集積回路製造方法。 - 【請求項６】 前記縦型NPN 装置のコレクタ接触を形成
する前記N+領域が形成される前に、装置の前記N-エピタ
キシャル層の第２部分内に深いN+領域を設ける段階；に
よってさらに構成される請求項５記載の集積回路製造方
法。 - 【請求項７】 前記縦型NPN 装置の前記ベース領域が、
前記縦型NPN 装置の前記N-エピタキシャル層の第２部分
内に設けられたP++ 領域上に設けられる請求項５記載の
集積回路製造方法。 - 【請求項８】 前記P-シリコン基板内で、少なくとも１
つの縦型PNP 装置に関してN-埋込層領域を設ける段階；
前記N-埋込層領域上にN-エピタキシャル層を設ける段
階；前記縦型PNP 装置の前記N-エピタキシャル層の第１
部分内にP-ウェル領域を設ける段階；前記縦型PNP 装置
の前記N-エピタキシャル層の第２部分内にN-ベース領域
を設ける段階；前記縦型PNP 装置の前記N-ベース領域上
にN+領域を設けて、そのベース接触を形成する段階；お
よび前記縦型PNP 装置の前記P-ウェルおよびN-ベース領
域上にP+領域を設けて、そのコレクタおよびエミッタ接
触を形成する段階；によってさらに構成される請求項
５，６または７記載の集積回路製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9507906A FR2736209A1 (fr) | 1995-06-30 | 1995-06-30 | Circuits integres cmos et leur procede de fabrication |
| FR9507906 | 1995-06-30 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0936249A true JPH0936249A (ja) | 1997-02-07 |
Family
ID=9480573
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8212215A Pending JPH0936249A (ja) | 1995-06-30 | 1996-07-01 | Ｃｍｏｓ集積回路とその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH0936249A (ja) |
| FR (1) | FR2736209A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110752154A (zh) * | 2019-10-21 | 2020-02-04 | 上海华虹宏力半导体制造有限公司 | 一种增大hvpmos id的工艺方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1004456B (zh) * | 1985-04-19 | 1989-06-07 | 三洋电机株式会社 | 半导体器件及其制造方法 |
| JPH02137262A (ja) * | 1988-11-17 | 1990-05-25 | Sanyo Electric Co Ltd | 半導体集積回路およびその製造方法 |
| US5208169A (en) * | 1991-06-28 | 1993-05-04 | Texas Instruments Incorporated | Method of forming high voltage bipolar transistor for a BICMOS integrated circuit |
| US5406106A (en) * | 1992-06-24 | 1995-04-11 | Matsushita Electric Industrial Co., Ltd. | Semiconductor Bi-MIS device and method of manufacturing the same |
-
1995
- 1995-06-30 FR FR9507906A patent/FR2736209A1/fr active Pending
-
1996
- 1996-07-01 JP JP8212215A patent/JPH0936249A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110752154A (zh) * | 2019-10-21 | 2020-02-04 | 上海华虹宏力半导体制造有限公司 | 一种增大hvpmos id的工艺方法 |
| CN110752154B (zh) * | 2019-10-21 | 2023-10-20 | 上海华虹宏力半导体制造有限公司 | 一种增大hvpmos id的工艺方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| FR2736209A1 (fr) | 1997-01-03 |
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