JPS63269558A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS63269558A JPS63269558A JP62103902A JP10390287A JPS63269558A JP S63269558 A JPS63269558 A JP S63269558A JP 62103902 A JP62103902 A JP 62103902A JP 10390287 A JP10390287 A JP 10390287A JP S63269558 A JPS63269558 A JP S63269558A
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- JP
- Japan
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- transistor
- layer
- type
- mos transistor
- layers
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- Pending
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- Bipolar Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、ＭＯＳ トランジスタとバイポーラトランジ
スタが同一基板上に集積形成された半導体装置に関する
。
スタが同一基板上に集積形成された半導体装置に関する
。
（従来の技術）
従来より、ＭＯ８ｉ積回路六回路内ポーラトランジスタ
を作り込み、単一チップでより高い機能を実現する試み
が多くなされている。特に最近の微細加工技術の進歩に
より、従来多チップで構成されていた機能を単一チップ
で実現できるようになってきており、更に工程数を減ら
し、歩留り向上とコスト低下を図る工夫が種々提案され
ている。例えば、バイポーラトランジスタのコレクタ層
と０Ｍ０８回路のウェルを同一工程の拡散層とする方法
、バイポーラトランジスタのエミッタ層或いはベース層
とＭＯＳトランジスタのソース。
を作り込み、単一チップでより高い機能を実現する試み
が多くなされている。特に最近の微細加工技術の進歩に
より、従来多チップで構成されていた機能を単一チップ
で実現できるようになってきており、更に工程数を減ら
し、歩留り向上とコスト低下を図る工夫が種々提案され
ている。例えば、バイポーラトランジスタのコレクタ層
と０Ｍ０８回路のウェルを同一工程の拡散層とする方法
、バイポーラトランジスタのエミッタ層或いはベース層
とＭＯＳトランジスタのソース。
ドレイン拡散層を同一工程の拡散層とする方法、等が提
案されている。
案されている。
しかしこれらの従来提案されている方法では、各層の不
純物濃度分布を個々に最適化することができない。例え
ば、バイポーラトランジスタのベース層とＭＯＳトラン
ジスタのソース、ドレイン拡散層を同一工程で形成する
場合を考えると、ソース、トレイン拡散層は低抵抗化の
ために不純物濃度は高い方が望ましいのに対し、ベース
層は余り不純物１度が高いと電流増幅率が下がってしま
う、というように各々のＲ通値は必ずしも一致しない。
純物濃度分布を個々に最適化することができない。例え
ば、バイポーラトランジスタのベース層とＭＯＳトラン
ジスタのソース、ドレイン拡散層を同一工程で形成する
場合を考えると、ソース、トレイン拡散層は低抵抗化の
ために不純物濃度は高い方が望ましいのに対し、ベース
層は余り不純物１度が高いと電流増幅率が下がってしま
う、というように各々のＲ通値は必ずしも一致しない。
一般に好ましい不純物濃度は、ソース、ドレイン拡散層
が１０”／ｃｓ３程度、ベース層が１０１６／ｃＩＫ３
程度であり、２桁も異なる。従って、これらの各層を同
一工程で形成することにより、工程数を減らすことはで
きても、バイポーラトランジスタかＭＯＳトランジスタ
いずれかの特性を犠牲にしなければならない、という問
題があった。
が１０”／ｃｓ３程度、ベース層が１０１６／ｃＩＫ３
程度であり、２桁も異なる。従って、これらの各層を同
一工程で形成することにより、工程数を減らすことはで
きても、バイポーラトランジスタかＭＯＳトランジスタ
いずれかの特性を犠牲にしなければならない、という問
題があった。
（発明が解決しようとする問題点）
以上のようにＭｏＳトランジスタとバイポーラトランジ
スタを同一基板に集積形成する場合、工程を簡単にしよ
うとすると、それぞれの性能を十分に発揮させることは
難しい、という問題があった。
スタを同一基板に集積形成する場合、工程を簡単にしよ
うとすると、それぞれの性能を十分に発揮させることは
難しい、という問題があった。
本発明はこの様な問題を解決し、簡単な工程でＭＯＳ
ｉ−ランジスタとバイポーラトランジスタを集積するこ
とを可能とし、しかもそれぞれ高性能を発揮できるよう
にした半導体装置を提供することを目的とする。
ｉ−ランジスタとバイポーラトランジスタを集積するこ
とを可能とし、しかもそれぞれ高性能を発揮できるよう
にした半導体装置を提供することを目的とする。
［発明の構成〕
（問題点を解決するための手段）
本発明は、バイポーラトランジスタとＭＯＳ１−ランジ
スタが集積形成された半導体装置において、ＭＯＳトラ
ンジスタを低濃度ソース、ドレイン拡散層と高濃度ソー
ス。トレイン拡散層とを有するＬ Ｄ Ｄ （Ｌ ｉｇ
ｈｔｌｙ Ｄ ｏｐｅｄ Ｄ ｒａｉｎ）構造とし
、その低濃度ソース、ドレイン拡′＃ｉ層とバイポーラ
トランジスタのベース層を同じ不純物濃度分布の層とし
、且つ高濃度ソース、ドレイン拡散層とバイポーラトラ
ンジスタのベース・コンタクトぞとを同じ不純物濃度分
布の膚としたことを特徴とする。本発明において更に好
ましくは、第１導電Ｗｌｆｆｉに形成されるバイポーラ
トランジスタの第２導雷型コレクタ層とＭＯＳトランジ
スタを形成するための第２導電型ウエルとを同一不純物
濃度分布層とする。
スタが集積形成された半導体装置において、ＭＯＳトラ
ンジスタを低濃度ソース、ドレイン拡散層と高濃度ソー
ス。トレイン拡散層とを有するＬ Ｄ Ｄ （Ｌ ｉｇ
ｈｔｌｙ Ｄ ｏｐｅｄ Ｄ ｒａｉｎ）構造とし
、その低濃度ソース、ドレイン拡′＃ｉ層とバイポーラ
トランジスタのベース層を同じ不純物濃度分布の層とし
、且つ高濃度ソース、ドレイン拡散層とバイポーラトラ
ンジスタのベース・コンタクトぞとを同じ不純物濃度分
布の膚としたことを特徴とする。本発明において更に好
ましくは、第１導電Ｗｌｆｆｉに形成されるバイポーラ
トランジスタの第２導雷型コレクタ層とＭＯＳトランジ
スタを形成するための第２導電型ウエルとを同一不純物
濃度分布層とする。
（作用）
ＭＯ８集積回路の素子の微細化による信頼性低下を防止
するため、最近ＬＤＤ構造がよく用いられる。このＬＤ
ＤＨ４造の２段階ソース、ドレイン拡散層を、上述のよ
うにバイポーラトランジスタのベース層およびベース・
コンタクト層と対応させることにより、共存させるバイ
ポーラ１〜ランジスタとＭＯＳトランジスタの特性をそ
れぞれ最適に設定することができる。またその様な最適
特性を持つバイポーラトランジスタとＭＯＳ トランジ
スタを、従来のＣＭＯ８集積回路の製造工程を大きく変
更することなく、同一基板上に集積することができる。
するため、最近ＬＤＤ構造がよく用いられる。このＬＤ
ＤＨ４造の２段階ソース、ドレイン拡散層を、上述のよ
うにバイポーラトランジスタのベース層およびベース・
コンタクト層と対応させることにより、共存させるバイ
ポーラ１〜ランジスタとＭＯＳトランジスタの特性をそ
れぞれ最適に設定することができる。またその様な最適
特性を持つバイポーラトランジスタとＭＯＳ トランジ
スタを、従来のＣＭＯ８集積回路の製造工程を大きく変
更することなく、同一基板上に集積することができる。
（実施例）
以下、本発明の実施例を図面を参照して説明する。
第１図は、ｎｐｎｔ−ランジスタとＣＭＯＳトランジス
タを集積形成した一実施例の要部構造を示す。ｐ型Ｓ１
基板１１に、例えば深さ２〜３μｍの高濃度０４″埋込
み層１２１．１２２が形成され、これら埋込みｌ１１２
１．１２２上にそれぞれ、同じ不純物濃度分布を持つｐ
チャネルＭＯＳトランジスタ用のｎ型ウェル１３および
トランジスタのｎ型コレクタ層１４が形成されている。
タを集積形成した一実施例の要部構造を示す。ｐ型Ｓ１
基板１１に、例えば深さ２〜３μｍの高濃度０４″埋込
み層１２１．１２２が形成され、これら埋込みｌ１１２
１．１２２上にそれぞれ、同じ不純物濃度分布を持つｐ
チャネルＭＯＳトランジスタ用のｎ型ウェル１３および
トランジスタのｎ型コレクタ層１４が形成されている。
ｐチャネルＭＯ８Ｉ−ランジスタの低濃度ソース、ドレ
イン拡ｒＰ１層即らｐ−型拡散層１９１，１９２はｎｐ
ｎトランジスタのｐ−型ベース層２０と同じ不純物濃度
分布を有し、ｐチャネルＭ ＯＳ トランジスタの高濃
度ソース、ドレイン拡散層即ちｐ＋型型数散層２４＋２
４２はｎｐｎトランジスタのベース・コンタクト層２３
と同じ不純物濃度分布を有する。
イン拡ｒＰ１層即らｐ−型拡散層１９１，１９２はｎｐ
ｎトランジスタのｐ−型ベース層２０と同じ不純物濃度
分布を有し、ｐチャネルＭ ＯＳ トランジスタの高濃
度ソース、ドレイン拡散層即ちｐ＋型型数散層２４＋２
４２はｎｐｎトランジスタのベース・コンタクト層２３
と同じ不純物濃度分布を有する。
この様な構造を得るための具体的な製造工程を、第２図
（ａ）〜（ｆ）を用いて説明する。ｐ型Ｓｉ材板１１に
例えばアンチモンを熱拡散してｎ１型埋込み層１２１，
１２２を形成する。この後例えばｎ型エピタキシャル成
長層を形成し、バイポーラトランジスタの分離領域およ
びｎチャネルＭＯＳトランジスタ形成領域にｐ型層を深
く拡散形成することにより、島状をなすｎチャネルＭＯ
Ｓトランジスタ用のｎ型ウェル１３およびｎ型コレクタ
層１４を形成する。この後選択酸化法等により素子分離
絶縁膜１５を形成する（ａ）。そしてコレクタ・コンタ
クト用の埋込み層１２２に達するｎ＋型広拡散層１６、
例えばリンをＩ Ｘｌ ０” ／ａ＋２．５０ｋｅＶで
イオン注入することにより形成する（ｂ）。次に１５０
人程度の熱酸化膜によりゲート絶縁Ｉｌ！１７を形成し
、４０００人のリン・ドープ多結晶シリコン膜によりゲ
ート電極１８１．１８２を形成する。そして全面を熱酸
化後、トランジスタのベース領域とｎチャネルＭＯＳト
ランジスタ領域に開口を持つマスクを形成して、例えば
ボロンを４Ｘ１０１３／Ｃｌｍ２．３０ｋｅＶでイオン
注入し、ｎチャネルＭＯＳトランジスタの低濃度ソース
、ドレイン拡散層であるｐ−型拡散層１９１．１９２お
よびｎｐｎトランジ−スタのｐ−型ベース層２０を形成
する。続いてｎチャネルＭＯＳトランジスタｆｆ１ｈｌ
に開口を持つマスクを形成し、例えばリンを４Ｘ１０’
３／ｃｔｔｒ２，２５ｋｅＶでイオン注入して低ｌＩ
ｒ５１ソース、ドレイン拡散層であるｎ−型拡散層２１
１．２１２を形成する（Ｃ）。
（ａ）〜（ｆ）を用いて説明する。ｐ型Ｓｉ材板１１に
例えばアンチモンを熱拡散してｎ１型埋込み層１２１，
１２２を形成する。この後例えばｎ型エピタキシャル成
長層を形成し、バイポーラトランジスタの分離領域およ
びｎチャネルＭＯＳトランジスタ形成領域にｐ型層を深
く拡散形成することにより、島状をなすｎチャネルＭＯ
Ｓトランジスタ用のｎ型ウェル１３およびｎ型コレクタ
層１４を形成する。この後選択酸化法等により素子分離
絶縁膜１５を形成する（ａ）。そしてコレクタ・コンタ
クト用の埋込み層１２２に達するｎ＋型広拡散層１６、
例えばリンをＩ Ｘｌ ０” ／ａ＋２．５０ｋｅＶで
イオン注入することにより形成する（ｂ）。次に１５０
人程度の熱酸化膜によりゲート絶縁Ｉｌ！１７を形成し
、４０００人のリン・ドープ多結晶シリコン膜によりゲ
ート電極１８１．１８２を形成する。そして全面を熱酸
化後、トランジスタのベース領域とｎチャネルＭＯＳト
ランジスタ領域に開口を持つマスクを形成して、例えば
ボロンを４Ｘ１０１３／Ｃｌｍ２．３０ｋｅＶでイオン
注入し、ｎチャネルＭＯＳトランジスタの低濃度ソース
、ドレイン拡散層であるｐ−型拡散層１９１．１９２お
よびｎｐｎトランジ−スタのｐ−型ベース層２０を形成
する。続いてｎチャネルＭＯＳトランジスタｆｆ１ｈｌ
に開口を持つマスクを形成し、例えばリンを４Ｘ１０’
３／ｃｔｔｒ２，２５ｋｅＶでイオン注入して低ｌＩ
ｒ５１ソース、ドレイン拡散層であるｎ−型拡散層２１
１．２１２を形成する（Ｃ）。
この後全面にＣＶＤ法によるシリコン酸化膜を例えば１
５００人堆積し、これを反応性イオンエツチングにより
全面エツチングしてゲート電極１８１．１８２の側壁に
選択的に酸化膜２２を残す。そして全面を熱酸化後、ベ
ース・コンタクト領域とｎチャネルＭＯＳトランジスタ
領域に開口を持つマスクを形成して、例えばフッ化ボロ
ンを５ｘ１０” ／ｃｒｓ２．４０ｋｅＶｒイオン注入
し、ｎチャネルＭＯＳトランジスタの高′ｆＡｒ！ｉソ
ース。
５００人堆積し、これを反応性イオンエツチングにより
全面エツチングしてゲート電極１８１．１８２の側壁に
選択的に酸化膜２２を残す。そして全面を熱酸化後、ベ
ース・コンタクト領域とｎチャネルＭＯＳトランジスタ
領域に開口を持つマスクを形成して、例えばフッ化ボロ
ンを５ｘ１０” ／ｃｒｓ２．４０ｋｅＶｒイオン注入
し、ｎチャネルＭＯＳトランジスタの高′ｆＡｒ！ｉソ
ース。
ドレイン拡散層であるｐ＋型型数散層２４１２４２およ
びｐ＋＋ベース・コンタクト層２３を形成する。更にｎ
チャネルＭＯＳトランジスタ領域に開口を持つマスクを
形成して、例えばヒ素を５ｘ１０” ／ｃｔｘ２，４０
ｋｅＶでイオン注入してｎチャネルＭＯＳトランジスタ
の高濃度ソース。
びｐ＋＋ベース・コンタクト層２３を形成する。更にｎ
チャネルＭＯＳトランジスタ領域に開口を持つマスクを
形成して、例えばヒ素を５ｘ１０” ／ｃｔｘ２，４０
ｋｅＶでイオン注入してｎチャネルＭＯＳトランジスタ
の高濃度ソース。
ドレイン拡散層であるｎ＋型型数散層２５１２５２を形
成する（ｄ＞。この後全面にＣｖＤ絶縁１１１Ｊ２６を
堆積し、エミッタ領域のみエツチングして例えばヒ素ド
ープ多結晶シリコ、ン膜を堆積し、熱処理してヒ素を拡
散してｎ＋型エミッタ層２８を形成する。この多結晶シ
リコン族はパターン形成してエミッタ・コンタクト電極
２７とする（ｅ）。この後全面にＣＶＤ絶縁！！２９を
堆積し、これにコンタクト孔を開けてＡｆｆ配線３０を
形成してバイポーラＣＭＯＳトランジスタが完成する（
ｆ）。
成する（ｄ＞。この後全面にＣｖＤ絶縁１１１Ｊ２６を
堆積し、エミッタ領域のみエツチングして例えばヒ素ド
ープ多結晶シリコ、ン膜を堆積し、熱処理してヒ素を拡
散してｎ＋型エミッタ層２８を形成する。この多結晶シ
リコン族はパターン形成してエミッタ・コンタクト電極
２７とする（ｅ）。この後全面にＣＶＤ絶縁！！２９を
堆積し、これにコンタクト孔を開けてＡｆｆ配線３０を
形成してバイポーラＣＭＯＳトランジスタが完成する（
ｆ）。
この実施例の構造では、ＬＤＤ構造のｎチャネルＭＯＳ
トランジスタの２段階のソース、ドレイン拡散層をそれ
ぞれ、ｎｐｎトランジスタのベース層とベース・コンタ
クト層に対応させているから、それぞれの不純物１１１
ｆが最適状態に設定される。しかも、製造工程はＬＤＤ
ＩＩ造のＣＭＯＳトランジスタを形成する場合の工程を
ほとんど変更することなく利用することができる。
トランジスタの２段階のソース、ドレイン拡散層をそれ
ぞれ、ｎｐｎトランジスタのベース層とベース・コンタ
クト層に対応させているから、それぞれの不純物１１１
ｆが最適状態に設定される。しかも、製造工程はＬＤＤ
ＩＩ造のＣＭＯＳトランジスタを形成する場合の工程を
ほとんど変更することなく利用することができる。
本発明は上記実施例に限られない。例えば実施例では、
バイポーラトランジスタのエミツタ層をヒ素ドープ多結
晶シリコン膜からの熱拡散により形成したが、これをｎ
チャネルＭＯＳトランジスタの高濃度ソース、ドレイン
拡散層と同時にイオン注入により形成することもできる
。また実茄例ではｐ型５ｉｌｌｉを用いてｎｐｎトラン
ジスタを形成したが、ｎ型基板を用いてｐｎｐトランジ
スタを形成する場合にも本発明は有効である。その場合
には、ｎチャネルＭＯＳトランジスタのソース、ドレイ
ン拡散層とｐｎｐトランジスタのベース層およびベース
・コンタクト層との間で上記実施例と同様の関係を与え
ればよい。
バイポーラトランジスタのエミツタ層をヒ素ドープ多結
晶シリコン膜からの熱拡散により形成したが、これをｎ
チャネルＭＯＳトランジスタの高濃度ソース、ドレイン
拡散層と同時にイオン注入により形成することもできる
。また実茄例ではｐ型５ｉｌｌｉを用いてｎｐｎトラン
ジスタを形成したが、ｎ型基板を用いてｐｎｐトランジ
スタを形成する場合にも本発明は有効である。その場合
には、ｎチャネルＭＯＳトランジスタのソース、ドレイ
ン拡散層とｐｎｐトランジスタのベース層およびベース
・コンタクト層との間で上記実施例と同様の関係を与え
ればよい。
その他、本発明はその趣旨を逸脱しない範囲で種々変形
して実施することができる。
して実施することができる。
［発明の効果］
以上述べたように本発明によれば、ＬＤＤ構造のＭＯＳ
トランジスタのソース、ドレイン拡ｒＩＩＦｊ４とバイ
ポーラトランジスタのベース層およびべ−ス・コンタク
ト層とを対応づけることにより、各層の不純物濃度を最
適化し、ＭＯＳトランジスタとバイポーラトランジスタ
をそれぞれ高性能を発揮できる状態で集積することがで
きる。また本発明の構造は、従来のＣＭＯＳトランジス
タの製造工程を大きく変更することなく実現することが
でき、ＭＯＳトランジスタとバイポーラトランジスタを
集積化したことによる歩留り低下やコスト上昇を最小限
に抑えることができ、性能、信頼性共に優れた集積回路
を得ることができる。
トランジスタのソース、ドレイン拡ｒＩＩＦｊ４とバイ
ポーラトランジスタのベース層およびべ−ス・コンタク
ト層とを対応づけることにより、各層の不純物濃度を最
適化し、ＭＯＳトランジスタとバイポーラトランジスタ
をそれぞれ高性能を発揮できる状態で集積することがで
きる。また本発明の構造は、従来のＣＭＯＳトランジス
タの製造工程を大きく変更することなく実現することが
でき、ＭＯＳトランジスタとバイポーラトランジスタを
集積化したことによる歩留り低下やコスト上昇を最小限
に抑えることができ、性能、信頼性共に優れた集積回路
を得ることができる。
第１図は本発明の一実施例の構造を示す図、第２図（ａ
）〜（ｆ）はその製造工程を示す図である。 ｉ ｉ ・ｐ型Ｓｔ基板、１２ｔ 、 １２２−ｎ＋＋
埋込み層、１３・・・ｎ型ウェル、１４・・・ｎ型コレ
クタ層、１５・・・素子分離絶縁膜、１６・・・ｎ＋＋
コレクタ・コンタクト層、１７・・・ゲート絶縁膜、１
８１．１８２・・・ゲート電極、１９１，１９２・・・
ｐ−型拡散層（低濃度ソース、ドレイン拡ｒ’ｌ１層）
、２０・・・ｐ−型ベース層、２１１，２１２・・・ｎ
−型拡散層、２２・・・酸化膜、２３・・・ｐ＋＋ベー
ス・コンタクト層、２４１．２４２・・・ｐ“型拡散層
（高濃度ソース、ドレイン拡散層＞、２５ｔ 、２５２
・・・ｎ＋型型数散層２６・・・ＣＶＤ絶縁膜、２７・
・・ヒ素ドープ多結晶シリコン躾、２８・・・ｎ＋型エ
ミッタ層、２つ・・・ＣＶＤ絶縁膜、３０・・・ＡＱ配
線。 出願人代理人 弁理士 鈴江武彦 （Ｃ） 第２図
）〜（ｆ）はその製造工程を示す図である。 ｉ ｉ ・ｐ型Ｓｔ基板、１２ｔ 、 １２２−ｎ＋＋
埋込み層、１３・・・ｎ型ウェル、１４・・・ｎ型コレ
クタ層、１５・・・素子分離絶縁膜、１６・・・ｎ＋＋
コレクタ・コンタクト層、１７・・・ゲート絶縁膜、１
８１．１８２・・・ゲート電極、１９１，１９２・・・
ｐ−型拡散層（低濃度ソース、ドレイン拡ｒ’ｌ１層）
、２０・・・ｐ−型ベース層、２１１，２１２・・・ｎ
−型拡散層、２２・・・酸化膜、２３・・・ｐ＋＋ベー
ス・コンタクト層、２４１．２４２・・・ｐ“型拡散層
（高濃度ソース、ドレイン拡散層＞、２５ｔ 、２５２
・・・ｎ＋型型数散層２６・・・ＣＶＤ絶縁膜、２７・
・・ヒ素ドープ多結晶シリコン躾、２８・・・ｎ＋型エ
ミッタ層、２つ・・・ＣＶＤ絶縁膜、３０・・・ＡＱ配
線。 出願人代理人 弁理士 鈴江武彦 （Ｃ） 第２図
Claims (2)
- （１）第１導電型の半導体基板に第２導電型のコレクタ
層を有するバイポーラトランジスタが形成され、同基板
に第２導電型のウェルを有し、このウェル内にソース、
ドレイン拡散層が低濃度拡散層と高濃度拡散層からなる
ＭＯＳトランジスタが形成され、前記ＭＯＳトランジス
タの低濃度ソース、ドレイン拡散層とバイポーラトラン
ジスタのベース拡散層とが同じ不純物濃度分布を有し、
前記ＭＯＳトランジスタの高濃度ソース、ドレイン拡散
層とバイポーラトランジスタのベース・コンタクト層と
が同じ不純物濃度分布を有することを特徴とする半導体
装置。 - （２）前記ウェルと前記バイポーラトランジスタのコレ
クタ層とが同じ不純物濃度分布を有する特許請求の範囲
第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62103902A JPS63269558A (ja) | 1987-04-27 | 1987-04-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62103902A JPS63269558A (ja) | 1987-04-27 | 1987-04-27 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63269558A true JPS63269558A (ja) | 1988-11-07 |
Family
ID=14366356
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62103902A Pending JPS63269558A (ja) | 1987-04-27 | 1987-04-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63269558A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03201474A (ja) * | 1989-03-17 | 1991-09-03 | Delco Electron Corp | 単一集積回路チップにおける垂直バイポーラトランジスタと高圧ｃｍｏｓの形成方法 |
-
1987
- 1987-04-27 JP JP62103902A patent/JPS63269558A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03201474A (ja) * | 1989-03-17 | 1991-09-03 | Delco Electron Corp | 単一集積回路チップにおける垂直バイポーラトランジスタと高圧ｃｍｏｓの形成方法 |
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