JPH0945593A - 半導体チップ - Google Patents
半導体チップInfo
- Publication number
- JPH0945593A JPH0945593A JP7211111A JP21111195A JPH0945593A JP H0945593 A JPH0945593 A JP H0945593A JP 7211111 A JP7211111 A JP 7211111A JP 21111195 A JP21111195 A JP 21111195A JP H0945593 A JPH0945593 A JP H0945593A
- Authority
- JP
- Japan
- Prior art keywords
- chip
- semiconductor chip
- wafer
- semiconductor
- semiconductor wafer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W46/00—Marks applied to devices, e.g. for alignment or identification
- H10W46/101—Marks applied to devices, e.g. for alignment or identification characterised by the type of information, e.g. logos or symbols
- H10W46/103—Marks applied to devices, e.g. for alignment or identification characterised by the type of information, e.g. logos or symbols alphanumeric information, e.g. words, letters or serial numbers
Landscapes
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
Abstract
(57)【要約】
【目的】 ウェハプロセス管理に有効な手がかりを与え
ることのできる半導体チップを提供する。 【構成】 複数の集積回路が行列状に配置形成された半
導体ウェハから、各集積回路単位に分割されて得た半導
体チップにおいて、前記集積回路の素子上にフォトプロ
セスによりパターニングされた例えばアルミニウム配線
２のような薄膜と同一材料で形成した識別記号（アドレ
ス番号３）を有し、前記識別記号は前記半導体ウェハに
おける前記半導体チップの位置データを表すように構成
した。
ることのできる半導体チップを提供する。 【構成】 複数の集積回路が行列状に配置形成された半
導体ウェハから、各集積回路単位に分割されて得た半導
体チップにおいて、前記集積回路の素子上にフォトプロ
セスによりパターニングされた例えばアルミニウム配線
２のような薄膜と同一材料で形成した識別記号（アドレ
ス番号３）を有し、前記識別記号は前記半導体ウェハに
おける前記半導体チップの位置データを表すように構成
した。
Description
【０００１】
【産業上の利用分野】本発明は半導体ウェハを使用して
製作する半導体チップ（以下、チップと略称する）に関
し、特にウェハプロセス管理に有効な手がかりを与える
ことのできる半導体チップに関する。
製作する半導体チップ（以下、チップと略称する）に関
し、特にウェハプロセス管理に有効な手がかりを与える
ことのできる半導体チップに関する。
【０００２】
【従来の技術】従来、半導体ウェハから分割されて得ら
れる各々のチップは、一様に共通した構造及びパターン
となっていた。チップのパターンを決定するガラスマス
クの作製は、パターンジェネレータとホトリピータを使
用したホトプロセスによるか、電子線露光装置を使用し
たホトプロセスによる。前者はレチクルに形成された一
チップ分のパターンをクロムマスクブランク上へ行列状
にいくつも転写し、後者は磁気記録された一チップ分の
パターンデータを繰り返し読み返し、反復描画すること
によって前者同様一チップ分のパターンをクロムマスク
ブランク上へ行列状にいくつも転写する。結果、ガラス
マスク上には一様に共通のパターンが行列状に無数に配
置される。
れる各々のチップは、一様に共通した構造及びパターン
となっていた。チップのパターンを決定するガラスマス
クの作製は、パターンジェネレータとホトリピータを使
用したホトプロセスによるか、電子線露光装置を使用し
たホトプロセスによる。前者はレチクルに形成された一
チップ分のパターンをクロムマスクブランク上へ行列状
にいくつも転写し、後者は磁気記録された一チップ分の
パターンデータを繰り返し読み返し、反復描画すること
によって前者同様一チップ分のパターンをクロムマスク
ブランク上へ行列状にいくつも転写する。結果、ガラス
マスク上には一様に共通のパターンが行列状に無数に配
置される。
【０００３】
【発明が解決しようとする課題】半導体装置の製造工程
において、ウェハプロセスの完了後各チップの電気特性
がテストされ、所定の基準値に対して一定の条件を満た
したチップのみ合格とし、組み立てられている。しか
し、上記テストで合格となったチップが組み込まれた半
導体装置であっても、組み立て段階での特性変化、組み
立て工程での欠陥の発生等の問題があり、最終工程で再
度テストを行っているのが実状である。しかしながら、
組み立て完了後のテストで不合格となった場合におい
て、その原因がウェハプロセスに起因する疑いがある場
合、当の不合格となったチップは半導体ウェハより分割
された後であるため、半導体ウェハのどの位置のチップ
であったか不明である。従って、ウェハのロット単位で
しか原因調査の手がかりをつかめず、ウェハ面内におけ
るチップ特性のばらつき調査及びマスク起因不具合調査
にフィードバックすることができないという問題があっ
た。
において、ウェハプロセスの完了後各チップの電気特性
がテストされ、所定の基準値に対して一定の条件を満た
したチップのみ合格とし、組み立てられている。しか
し、上記テストで合格となったチップが組み込まれた半
導体装置であっても、組み立て段階での特性変化、組み
立て工程での欠陥の発生等の問題があり、最終工程で再
度テストを行っているのが実状である。しかしながら、
組み立て完了後のテストで不合格となった場合におい
て、その原因がウェハプロセスに起因する疑いがある場
合、当の不合格となったチップは半導体ウェハより分割
された後であるため、半導体ウェハのどの位置のチップ
であったか不明である。従って、ウェハのロット単位で
しか原因調査の手がかりをつかめず、ウェハ面内におけ
るチップ特性のばらつき調査及びマスク起因不具合調査
にフィードバックすることができないという問題があっ
た。
【０００４】
【課題を解決するための手段】上記問題を解決するた
め、本発明は、複数の集積回路が行列状に配置形成され
た半導体ウェハから、各集積回路単位に分割されて得た
半導体チップにおいて、前記集積回路の素子上にフォト
プロセスによりパターニングされた薄膜のいずれかと同
一材料で形成した識別記号を有し、前記識別記号は前記
半導体ウェハにおける前記半導体チップの位置データを
表すことを特徴とする。なお、前記パターニングされた
薄膜は金属配線であってよく、前記識別記号は前記金属
配線の被着した層間絶縁膜上に被着形成されたものであ
ってよい。また、前記識別番号は行を表す文字と列を表
す文字を組み合わせたアドレス番号であってよい。
め、本発明は、複数の集積回路が行列状に配置形成され
た半導体ウェハから、各集積回路単位に分割されて得た
半導体チップにおいて、前記集積回路の素子上にフォト
プロセスによりパターニングされた薄膜のいずれかと同
一材料で形成した識別記号を有し、前記識別記号は前記
半導体ウェハにおける前記半導体チップの位置データを
表すことを特徴とする。なお、前記パターニングされた
薄膜は金属配線であってよく、前記識別記号は前記金属
配線の被着した層間絶縁膜上に被着形成されたものであ
ってよい。また、前記識別番号は行を表す文字と列を表
す文字を組み合わせたアドレス番号であってよい。
【０００５】
【作用】このように構成することにより、識別記号が視
認でき、半導体ウェハが個々のチップに分割された後で
あっても、各チップが半導体ウェハ内のどこにあったか
を識別記号の参照によって知ることができる。
認でき、半導体ウェハが個々のチップに分割された後で
あっても、各チップが半導体ウェハ内のどこにあったか
を識別記号の参照によって知ることができる。
【０００６】
【実施例】図１は本発明の実施例を模式的に示した図で
あり、１はチップ、２はアルミニウム配線、３はアドレ
ス番号を示す。本例のチップ１はバイポーラトランジス
タ回路が形成されている。アドレス番号３は行を表すア
ルファベットと列を表す数字との組み合わせからなり、
アルミニウム配線２と同一層に形成され、表面保護膜を
通し視認することが可能となっている。また、アドレス
番号３はアルミニウム配線２から離間して配置され、本
例ではチップの片隅の素子が形成されていない領域上に
形成している。なお、アドレス番号は配線材料と同じア
ルミニウムであるため、浮遊容量等の寄生素子が発生し
ないよう、その配置には十分考慮することが肝要であ
る。
あり、１はチップ、２はアルミニウム配線、３はアドレ
ス番号を示す。本例のチップ１はバイポーラトランジス
タ回路が形成されている。アドレス番号３は行を表すア
ルファベットと列を表す数字との組み合わせからなり、
アルミニウム配線２と同一層に形成され、表面保護膜を
通し視認することが可能となっている。また、アドレス
番号３はアルミニウム配線２から離間して配置され、本
例ではチップの片隅の素子が形成されていない領域上に
形成している。なお、アドレス番号は配線材料と同じア
ルミニウムであるため、浮遊容量等の寄生素子が発生し
ないよう、その配置には十分考慮することが肝要であ
る。
【０００７】図２は図１の実施例が分割される前のウェ
ハを模式的に示した図であり、本図において図１と同一
の符号のものは同一または相当するものを示し、４はシ
リコンウェハ、５はスクライブラインを示す。本図に示
すように、シリコンウェハ４上に形成されたチップに
は、各チップ毎に固有のアドレスデータ３が形成されて
いる。図３は、アルミニウム配線工程用ガラスマスクの
一例を模式的に示した図であり、図２におけるアドレス
番号３に対応するパターン３ａ、スクライブライン５に
対応するパターン５ａ、図示しないアルミニウム配線パ
ターンが形成されている。本図に示したガラスマスクは
原寸マスクであり、密着または近接露光用に作られてい
る。このガラスマスクの作製にあたって、電子線マスク
製造装置を使用し、そこへ入力する各々のチップの配線
パターンのデータと共に各チップのアドレス番号に対応
したパターンのデータが入るようにし、全チップデータ
を入力しておけば、一度の描画・現像で電子線レジスト
のパターニングが可能である。
ハを模式的に示した図であり、本図において図１と同一
の符号のものは同一または相当するものを示し、４はシ
リコンウェハ、５はスクライブラインを示す。本図に示
すように、シリコンウェハ４上に形成されたチップに
は、各チップ毎に固有のアドレスデータ３が形成されて
いる。図３は、アルミニウム配線工程用ガラスマスクの
一例を模式的に示した図であり、図２におけるアドレス
番号３に対応するパターン３ａ、スクライブライン５に
対応するパターン５ａ、図示しないアルミニウム配線パ
ターンが形成されている。本図に示したガラスマスクは
原寸マスクであり、密着または近接露光用に作られてい
る。このガラスマスクの作製にあたって、電子線マスク
製造装置を使用し、そこへ入力する各々のチップの配線
パターンのデータと共に各チップのアドレス番号に対応
したパターンのデータが入るようにし、全チップデータ
を入力しておけば、一度の描画・現像で電子線レジスト
のパターニングが可能である。
【０００８】以下に本実施例に係るアドレスデータの形
成プロセスを簡単に述べる。素子が形成されたシリコン
ウェハ上に酸化膜を形成し、ホトプロセスによりコンタ
クトホールを開口、次いで一面上にスパッタにてアルミ
ニウム薄膜を被着し、その上にホトレジストをスピンコ
ートし、プリベークする。ここで図３に示したガラスマ
スクを介し露光し、その後現像する。こうしてパターニ
ングされたホトレジストがシリコンウェハ上に残り、ポ
ストベーク後これをマスクとしてＲＩＥにてアルミニウ
ム薄膜を選択エッチングし、アルミニウム配線パターン
を形成すると同時にアドレス番号も形成する。次いで、
ＰＳＧ（リンシリケートガラス）膜等の表面保護膜をシ
リコンウェハ全面に被着し、図２に示したアドレス番号
の入ったシリコンウェハ４を得ることができる。その
後、シリコンウェハ４はスクライブ工程を経て各々のチ
ップに分割され、図１に示す本発明の実施例を得る 。
成プロセスを簡単に述べる。素子が形成されたシリコン
ウェハ上に酸化膜を形成し、ホトプロセスによりコンタ
クトホールを開口、次いで一面上にスパッタにてアルミ
ニウム薄膜を被着し、その上にホトレジストをスピンコ
ートし、プリベークする。ここで図３に示したガラスマ
スクを介し露光し、その後現像する。こうしてパターニ
ングされたホトレジストがシリコンウェハ上に残り、ポ
ストベーク後これをマスクとしてＲＩＥにてアルミニウ
ム薄膜を選択エッチングし、アルミニウム配線パターン
を形成すると同時にアドレス番号も形成する。次いで、
ＰＳＧ（リンシリケートガラス）膜等の表面保護膜をシ
リコンウェハ全面に被着し、図２に示したアドレス番号
の入ったシリコンウェハ４を得ることができる。その
後、シリコンウェハ４はスクライブ工程を経て各々のチ
ップに分割され、図１に示す本発明の実施例を得る 。
【０００９】本実施例はこのような構造となっているた
め、アルミニウム配線パターンをシリコンウェハ４上に
パターニングすると同時にアドレス番号３もチップ上に
形成できる。また、上記したように識別記号として行と
列のそれぞれを表す記号を組み合わせたアドレス番号を
使用したため、確認しやすく、対照表等を用いずともチ
ップのアドレス番号とその対象となるチップ位置の照合
が簡単にできる。以上、実施例について述べたが、本発
明はこれに限らず種々の変更が可能である。例えば上記
実施例では識別記号としてアドレス番号を採用したが、
連続番号や位置を具象化した図形等でもよい。また、上
記実施例のチップはバイポーラトランジスタ回路を形成
したものであったが、その他のモノリシック回路、例え
ばＭＯＳトランジスタ回路等でもよい。さらに、上記実
施例では識別記号をアルミニウム配線と同一のアルミニ
ウムで形成したが、他のフォトプロセスで形成する要素
と同一材料として同一工程で形成することができる。例
えば電極等に多層金属膜を使用する場合、その多層金属
に使用されている一つの金属でもよい。また、同様に、
多層配線を施した場合の層間絶縁膜の内の一つを使用し
てもよい。
め、アルミニウム配線パターンをシリコンウェハ４上に
パターニングすると同時にアドレス番号３もチップ上に
形成できる。また、上記したように識別記号として行と
列のそれぞれを表す記号を組み合わせたアドレス番号を
使用したため、確認しやすく、対照表等を用いずともチ
ップのアドレス番号とその対象となるチップ位置の照合
が簡単にできる。以上、実施例について述べたが、本発
明はこれに限らず種々の変更が可能である。例えば上記
実施例では識別記号としてアドレス番号を採用したが、
連続番号や位置を具象化した図形等でもよい。また、上
記実施例のチップはバイポーラトランジスタ回路を形成
したものであったが、その他のモノリシック回路、例え
ばＭＯＳトランジスタ回路等でもよい。さらに、上記実
施例では識別記号をアルミニウム配線と同一のアルミニ
ウムで形成したが、他のフォトプロセスで形成する要素
と同一材料として同一工程で形成することができる。例
えば電極等に多層金属膜を使用する場合、その多層金属
に使用されている一つの金属でもよい。また、同様に、
多層配線を施した場合の層間絶縁膜の内の一つを使用し
てもよい。
【００１０】
【発明の効果】以上説明したように、半導体ウェハ上の
チップ位置を明確にできるため、半導体ウェハを個々の
チップに分割した後でもウェハ面内のばらつき調査及び
マスク起因不具合調査を行える。また、現行工程にてア
ドレス番号の書き込みができ、新たな工程の追加や管理
工数の増加がない。
チップ位置を明確にできるため、半導体ウェハを個々の
チップに分割した後でもウェハ面内のばらつき調査及び
マスク起因不具合調査を行える。また、現行工程にてア
ドレス番号の書き込みができ、新たな工程の追加や管理
工数の増加がない。
【図１】本発明の一実施例を示す図である。
【図２】図１の実施例が分割される前のウェハのときの
状態を示す図である。
状態を示す図である。
【図３】図１の実施例の製造に使用するガラスマスクの
例を示す図である。
例を示す図である。
１ チップ ２ アルミニウム配線 ３ アドレス番号 ４ シリコン ５ スクライブライン ６ ガラスマスク
Claims (1)
- 【請求項１】 複数の集積回路が行列状に配置形成され
た半導体ウェハから、各集積回路単位に分割されて得た
半導体チップにおいて、前記集積回路の素子上にフォト
プロセスによりパターニングされた薄膜のいずれかと同
一材料で形成した識別記号を有し、前記識別記号は前記
半導体ウェハにおける前記半導体チップの位置データを
表すことを特徴とする半導体チップ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7211111A JPH0945593A (ja) | 1995-07-27 | 1995-07-27 | 半導体チップ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7211111A JPH0945593A (ja) | 1995-07-27 | 1995-07-27 | 半導体チップ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0945593A true JPH0945593A (ja) | 1997-02-14 |
Family
ID=16600598
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7211111A Pending JPH0945593A (ja) | 1995-07-27 | 1995-07-27 | 半導体チップ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0945593A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003028072A1 (en) * | 2001-09-20 | 2003-04-03 | Renesas Technology Corp. | Method for manufacturing semiconductor device |
| JP2013229441A (ja) * | 2012-04-25 | 2013-11-07 | Denso Corp | 半導体装置 |
| JP2022143670A (ja) * | 2021-03-18 | 2022-10-03 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
-
1995
- 1995-07-27 JP JP7211111A patent/JPH0945593A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003028072A1 (en) * | 2001-09-20 | 2003-04-03 | Renesas Technology Corp. | Method for manufacturing semiconductor device |
| JP2013229441A (ja) * | 2012-04-25 | 2013-11-07 | Denso Corp | 半導体装置 |
| JP2022143670A (ja) * | 2021-03-18 | 2022-10-03 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
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