JPH0964372A - トランジスタ及びその製造方法 - Google Patents
トランジスタ及びその製造方法Info
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- JPH0964372A JPH0964372A JP22175895A JP22175895A JPH0964372A JP H0964372 A JPH0964372 A JP H0964372A JP 22175895 A JP22175895 A JP 22175895A JP 22175895 A JP22175895 A JP 22175895A JP H0964372 A JPH0964372 A JP H0964372A
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Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【課題】 酸素イオン注入による埋込み絶縁層を使った
ＳＯＩプロセスをトランジスタの製造に用いて、結晶欠
陥の発生を防止し、リーク電流の増大を抑える。 【解決手段】 Ｓｉ基板１１上にイオン注入阻止能力の
ある膜１５を生成し、トランジスタのチャネル部となる
領域のみに、その膜１５を残すようにパターニングす
る。酸素イオンを高濃度、高エネルギーでイオン注入す
ると、埋込みＳｉＯ2 層１２、損傷Ｓｉ層１３、単結晶
Ｓｉ層１４が形成される。上記膜１５を除去し、高温ア
ニールにより、表面単結晶Ｓｉ層１４をシードとして固
相エピタキシーを行い、損傷Ｓｉ層１３の結晶性を回復
させる。次に、ホトリソ・エッチングにより、埋込みＳ
ｉＯ2 層１２上に分離した単結晶Ｓｉ層１６を形成す
る。この時、１つの単結晶Ｓｉ層（Ｓｉアイランド）内
において、ＭＯＳ半導体素子のチャネル領域となる部分
はＳｉ層の厚さが薄く、ソース・ドレイン領域となる部
分は、より厚いＳｉ層となるように、単結晶Ｓｉ層１６
が形成される。次に、単結晶Ｓｉ層１６内の薄膜の領域
上にゲート電極１７を形成する。
ＳＯＩプロセスをトランジスタの製造に用いて、結晶欠
陥の発生を防止し、リーク電流の増大を抑える。 【解決手段】 Ｓｉ基板１１上にイオン注入阻止能力の
ある膜１５を生成し、トランジスタのチャネル部となる
領域のみに、その膜１５を残すようにパターニングす
る。酸素イオンを高濃度、高エネルギーでイオン注入す
ると、埋込みＳｉＯ2 層１２、損傷Ｓｉ層１３、単結晶
Ｓｉ層１４が形成される。上記膜１５を除去し、高温ア
ニールにより、表面単結晶Ｓｉ層１４をシードとして固
相エピタキシーを行い、損傷Ｓｉ層１３の結晶性を回復
させる。次に、ホトリソ・エッチングにより、埋込みＳ
ｉＯ2 層１２上に分離した単結晶Ｓｉ層１６を形成す
る。この時、１つの単結晶Ｓｉ層（Ｓｉアイランド）内
において、ＭＯＳ半導体素子のチャネル領域となる部分
はＳｉ層の厚さが薄く、ソース・ドレイン領域となる部
分は、より厚いＳｉ層となるように、単結晶Ｓｉ層１６
が形成される。次に、単結晶Ｓｉ層１６内の薄膜の領域
上にゲート電極１７を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、酸素イオン注入に
よる埋込み絶縁層を使ったＳＯＩ（Ｓｉｌｉｃｏｎ ｏ
ｎ Ｉｎｓｕｌａｔｏｒ）構造のトランジスタ及びその
製造方法に関するものである。
よる埋込み絶縁層を使ったＳＯＩ（Ｓｉｌｉｃｏｎ ｏ
ｎ Ｉｎｓｕｌａｔｏｒ）構造のトランジスタ及びその
製造方法に関するものである。
【０００２】
【従来の技術】従来、このような分野の技術としては、
例えば特開平６−１９６６３５号公報に記載されるもの
があった。図２はかかる従来のＳＯＩ構造の半導体素子
の製造工程断面図である。この図を用いて、従来の酸素
イオン注入による埋込み絶縁層を使ったＳＯＩプロセス
〔ＳＩＭＯＸプロセス（ｓｅｐａｒａｔｉｏｎ ｂｙ
ｉｍｐｌａｎｔｅｄ ｏｘｙｇｅｎ プロセス）〕を述
べる。
例えば特開平６−１９６６３５号公報に記載されるもの
があった。図２はかかる従来のＳＯＩ構造の半導体素子
の製造工程断面図である。この図を用いて、従来の酸素
イオン注入による埋込み絶縁層を使ったＳＯＩプロセス
〔ＳＩＭＯＸプロセス（ｓｅｐａｒａｔｉｏｎ ｂｙ
ｉｍｐｌａｎｔｅｄ ｏｘｙｇｅｎ プロセス）〕を述
べる。
【０００３】（１）まず、図２（ａ）に示すように、Ｓ
ｉ基板１に酸素イオンを高濃度（１×１０17ｃｍ-2以
上）、高エネルギー（１５０ｋｅＶ）でイオン注入する
と、埋込みＳｉＯ2 （Ｓｉ酸化）層２、損傷Ｓｉ層（酸
素イオン注入が高濃度のため結晶欠陥ができる層）３、
その上に単結晶Ｓｉ層４が形成される。 （２）次に、酸素イオン注入後、図２（ｂ）に示すよう
に、高温のアニールにより単結晶Ｓｉ層４をシードとし
て固相エピタキシーを行い、損傷Ｓｉ層３の結晶性を回
復させ、単結晶Ｓｉ層４′を形成する。
ｉ基板１に酸素イオンを高濃度（１×１０17ｃｍ-2以
上）、高エネルギー（１５０ｋｅＶ）でイオン注入する
と、埋込みＳｉＯ2 （Ｓｉ酸化）層２、損傷Ｓｉ層（酸
素イオン注入が高濃度のため結晶欠陥ができる層）３、
その上に単結晶Ｓｉ層４が形成される。 （２）次に、酸素イオン注入後、図２（ｂ）に示すよう
に、高温のアニールにより単結晶Ｓｉ層４をシードとし
て固相エピタキシーを行い、損傷Ｓｉ層３の結晶性を回
復させ、単結晶Ｓｉ層４′を形成する。
【０００４】（３）次に、図２（ｃ）に示すように、公
知のホトリソ・エッチング技術により、埋込みＳｉＯ2
（Ｓｉ酸化）層２上に、半導体素子の活性領域となる分
離した単結晶層５を形成する。 （４）その後、図２（ｄ）に示すように、単結晶層５の
上にゲート電極６を形成し、半導体素子を形成する。
知のホトリソ・エッチング技術により、埋込みＳｉＯ2
（Ｓｉ酸化）層２上に、半導体素子の活性領域となる分
離した単結晶層５を形成する。 （４）その後、図２（ｄ）に示すように、単結晶層５の
上にゲート電極６を形成し、半導体素子を形成する。
【０００５】以上の工程において、さらに酸素の注入エ
ネルギーを高くすれば、単結晶Ｓｉ及び埋込みＳｉ酸化
層の厚膜化が可能であり、また、注入エネルギーを低く
すれば、単結晶Ｓｉ層の薄膜化が可能である。
ネルギーを高くすれば、単結晶Ｓｉ及び埋込みＳｉ酸化
層の厚膜化が可能であり、また、注入エネルギーを低く
すれば、単結晶Ｓｉ層の薄膜化が可能である。
【０００６】
【発明が解決しようとする課題】しかしながら、上記し
たＳＯＩ構造の半導体素子の問題点として、バルク構造
に比べ、単結晶層Ｓｉの欠陥密度が大きいことがある。
従来技術においても、損傷Ｓｉ層の結晶性を回復させる
ために熱処理を行っているが、欠陥は完全には除去され
ず、それが半導体素子のリーク電流の原因となる。
たＳＯＩ構造の半導体素子の問題点として、バルク構造
に比べ、単結晶層Ｓｉの欠陥密度が大きいことがある。
従来技術においても、損傷Ｓｉ層の結晶性を回復させる
ために熱処理を行っているが、欠陥は完全には除去され
ず、それが半導体素子のリーク電流の原因となる。
【０００７】一方、この種の半導体素子の特性をさらに
向上させるためには、単結晶Ｓｉ層の薄膜化が要求され
る。単結晶Ｓｉ層を薄膜化すると、製造工程の熱処理に
よる熱のストレスのため、結晶欠陥がさらに発生しやす
くなり、リーク電流が増大するという問題点があった。
本発明は、上記問題点を除去し、酸素イオン注入による
埋込み絶縁層を使ったＳＯＩプロセスをトランジスタの
製造に用いて、結晶欠陥の発生を防止し、リーク電流の
増大を抑えることができるトランジスタ及びその製造方
法を提供することを目的とする。
向上させるためには、単結晶Ｓｉ層の薄膜化が要求され
る。単結晶Ｓｉ層を薄膜化すると、製造工程の熱処理に
よる熱のストレスのため、結晶欠陥がさらに発生しやす
くなり、リーク電流が増大するという問題点があった。
本発明は、上記問題点を除去し、酸素イオン注入による
埋込み絶縁層を使ったＳＯＩプロセスをトランジスタの
製造に用いて、結晶欠陥の発生を防止し、リーク電流の
増大を抑えることができるトランジスタ及びその製造方
法を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明は、上記目的を達
成するために、 （１）請求項１記載の酸素イオン注入による埋込みＳｉ
酸化層を有するＳＯＩ構造のトランジスタにおいて、薄
い厚さのチャネル領域の単結晶Ｓｉ層と、前記厚さより
も厚いソース・ドレイン領域のＳｉ層とを設ける。
成するために、 （１）請求項１記載の酸素イオン注入による埋込みＳｉ
酸化層を有するＳＯＩ構造のトランジスタにおいて、薄
い厚さのチャネル領域の単結晶Ｓｉ層と、前記厚さより
も厚いソース・ドレイン領域のＳｉ層とを設ける。
【０００９】したがって、酸素イオン注入による埋込み
絶縁層を使ったＳＯＩプロセスを、トランジスタの製造
に用いることにより、結晶欠陥の発生を防止し、リーク
電流の増大を抑えることができるトランジスタを得るこ
とができる。 （２）請求項２記載の酸素イオン注入による埋込みＳｉ
酸化層を有するＳＯＩ構造のトランジスタの製造方法に
おいて、Ｓｉ基板上にイオン注入阻止能力のある膜を生
成し、トランジスタのチャネル部となる領域のみに、前
記イオン注入阻止能力のある膜を残すようにパターニン
グした後、酸素イオンを高濃度、かつ高エネルギーでイ
オン注入し、埋込みＳｉ酸化層、損傷Ｓｉ層、単結晶Ｓ
ｉ層を順次形成し、前記イオン注入阻止能力のある膜を
パターニングした領域は、他の領域に比べ薄い単結晶Ｓ
ｉ層を形成する工程と、前記イオン注入阻止能力のある
膜を除去し、高温アニールにより、前記単結晶Ｓｉ層を
シードとして固相エピタキシーを行い、前記損傷Ｓｉ層
の結晶性を回復させる工程と、ホトリソ・エッチングに
より、前記埋込みＳｉ酸化層上に分離した単結晶Ｓｉ層
を形成する工程と、前記トランジスタのチャネル領域と
なる部分は、前記単結晶Ｓｉ層の厚さが薄く、ソース・
ドレイン領域となる部分は、より厚さが厚い単結晶Ｓｉ
層となるように形成する工程と、前記単結晶Ｓｉ層内の
薄膜の領域上にゲート電極を形成する工程とを施す。
絶縁層を使ったＳＯＩプロセスを、トランジスタの製造
に用いることにより、結晶欠陥の発生を防止し、リーク
電流の増大を抑えることができるトランジスタを得るこ
とができる。 （２）請求項２記載の酸素イオン注入による埋込みＳｉ
酸化層を有するＳＯＩ構造のトランジスタの製造方法に
おいて、Ｓｉ基板上にイオン注入阻止能力のある膜を生
成し、トランジスタのチャネル部となる領域のみに、前
記イオン注入阻止能力のある膜を残すようにパターニン
グした後、酸素イオンを高濃度、かつ高エネルギーでイ
オン注入し、埋込みＳｉ酸化層、損傷Ｓｉ層、単結晶Ｓ
ｉ層を順次形成し、前記イオン注入阻止能力のある膜を
パターニングした領域は、他の領域に比べ薄い単結晶Ｓ
ｉ層を形成する工程と、前記イオン注入阻止能力のある
膜を除去し、高温アニールにより、前記単結晶Ｓｉ層を
シードとして固相エピタキシーを行い、前記損傷Ｓｉ層
の結晶性を回復させる工程と、ホトリソ・エッチングに
より、前記埋込みＳｉ酸化層上に分離した単結晶Ｓｉ層
を形成する工程と、前記トランジスタのチャネル領域と
なる部分は、前記単結晶Ｓｉ層の厚さが薄く、ソース・
ドレイン領域となる部分は、より厚さが厚い単結晶Ｓｉ
層となるように形成する工程と、前記単結晶Ｓｉ層内の
薄膜の領域上にゲート電極を形成する工程とを施す。
【００１０】したがって、埋込みＳｉ酸化膜上の分離さ
れた１つの単結晶Ｓｉ層の中に、単結晶Ｓｉ層の厚さの
薄い領域と厚い領域が存在し、薄い領域にはトランジス
タのチャネル部分を、厚い領域にはソース・ドレインを
形成するようにしたので、ソース・ドレイン領域がより
厚く、チャネル領域の単結晶Ｓｉ層に熱ストレスによる
結晶欠陥が発生し難い。したがって、リーク電流の小さ
いトランジスタを得ることができる。
れた１つの単結晶Ｓｉ層の中に、単結晶Ｓｉ層の厚さの
薄い領域と厚い領域が存在し、薄い領域にはトランジス
タのチャネル部分を、厚い領域にはソース・ドレインを
形成するようにしたので、ソース・ドレイン領域がより
厚く、チャネル領域の単結晶Ｓｉ層に熱ストレスによる
結晶欠陥が発生し難い。したがって、リーク電流の小さ
いトランジスタを得ることができる。
【００１１】また、チャネル領域のＳｉ層の厚さを従来
より薄くした場合でも、単結晶Ｓｉ層の結晶欠陥は増大
せず、リーク電流レベルは同等である。一方、ＯＮ電流
は薄いＳｉ層のために容量を低減できるので大きくな
り、高性能な半導体素子を形成することができる。更
に、ソース・ドレイン領域の単結晶Ｓｉ層が厚いので、
製造プロセスにおけるコンタクトの突き抜けなどに対す
るプロセスマージンが大きくなる。
より薄くした場合でも、単結晶Ｓｉ層の結晶欠陥は増大
せず、リーク電流レベルは同等である。一方、ＯＮ電流
は薄いＳｉ層のために容量を低減できるので大きくな
り、高性能な半導体素子を形成することができる。更
に、ソース・ドレイン領域の単結晶Ｓｉ層が厚いので、
製造プロセスにおけるコンタクトの突き抜けなどに対す
るプロセスマージンが大きくなる。
【００１２】（３）請求項３記載の酸素イオン注入によ
る埋込みＳｉ酸化層を有するＳＯＩ構造のトランジスタ
の製造方法において、Ｓｉ基板上に酸素イオンを高濃
度、かつ高エネルギーでイオン注入し、埋込みＳｉ酸化
層、損傷Ｓｉ層、単結晶Ｓｉ層を順次形成する工程と、
高温アニールにより、前記単結晶Ｓｉ層をシードとして
固相エピタキシーを行い、前記損傷Ｓｉ層の結晶性を回
復させる工程と、絶縁膜を生成し、トランジスタのチャ
ネル部となる領域のみに、前記絶縁膜を残すようにパタ
ーニングし、その上にＳｉエピタキシャル膜を形成する
工程と、前記絶縁膜を除去し、この絶縁膜が残っていた
領域の単結晶Ｓｉ層の厚さは、他の領域に比べて薄い単
結晶Ｓｉ層とする工程と、ホトリソ・エッチングによ
り、前記埋込みＳｉ酸化層上に分離した単結晶Ｓｉ層を
形成する工程と、この単結晶Ｓｉ層上にゲート電極を形
成し、トランジスタのチャネル領域となる部分は単結晶
Ｓｉ層の厚さが薄く、ソース・ドレイン領域となる部分
は、より厚い単結晶Ｓｉ層が形成される工程とを施す。
る埋込みＳｉ酸化層を有するＳＯＩ構造のトランジスタ
の製造方法において、Ｓｉ基板上に酸素イオンを高濃
度、かつ高エネルギーでイオン注入し、埋込みＳｉ酸化
層、損傷Ｓｉ層、単結晶Ｓｉ層を順次形成する工程と、
高温アニールにより、前記単結晶Ｓｉ層をシードとして
固相エピタキシーを行い、前記損傷Ｓｉ層の結晶性を回
復させる工程と、絶縁膜を生成し、トランジスタのチャ
ネル部となる領域のみに、前記絶縁膜を残すようにパタ
ーニングし、その上にＳｉエピタキシャル膜を形成する
工程と、前記絶縁膜を除去し、この絶縁膜が残っていた
領域の単結晶Ｓｉ層の厚さは、他の領域に比べて薄い単
結晶Ｓｉ層とする工程と、ホトリソ・エッチングによ
り、前記埋込みＳｉ酸化層上に分離した単結晶Ｓｉ層を
形成する工程と、この単結晶Ｓｉ層上にゲート電極を形
成し、トランジスタのチャネル領域となる部分は単結晶
Ｓｉ層の厚さが薄く、ソース・ドレイン領域となる部分
は、より厚い単結晶Ｓｉ層が形成される工程とを施す。
【００１３】したがって、素子の断面形状も異なるが、
チャネル領域の単結晶Ｓｉ層の厚さが、ソース・ドレイ
ン領域の単結晶Ｓｉ層のそれに比べて薄いということは
共通しており、第１実施例と同様の効果が得られる。さ
らに、ソース・ドレイン領域の単結晶Ｓｉ層の厚さは、
図３（ｂ）のＳｉエピタキシャル膜の成長膜厚よって制
御が可能であるので、ウエハプロセスのパラメータ自由
度が大きいという利点がある。
チャネル領域の単結晶Ｓｉ層の厚さが、ソース・ドレイ
ン領域の単結晶Ｓｉ層のそれに比べて薄いということは
共通しており、第１実施例と同様の効果が得られる。さ
らに、ソース・ドレイン領域の単結晶Ｓｉ層の厚さは、
図３（ｂ）のＳｉエピタキシャル膜の成長膜厚よって制
御が可能であるので、ウエハプロセスのパラメータ自由
度が大きいという利点がある。
【００１４】（４）請求項４記載の酸素イオン注入によ
る埋込みＳｉ酸化層を有するＳＯＩ構造のトランジスタ
の製造方法において、Ｓｉ基板上にイオン注入阻止能力
のある膜を生成し、所定の領域に前記イオン注入阻止能
力のある膜を残すようにパターニングし、酸素イオンを
高濃度、かつ高エネルギーでイオン注入し、埋込みＳｉ
酸化層、損傷Ｓｉ層、単結晶Ｓｉ層を順次形成する工程
と、前記イオン注入阻止能力のある膜を除去し、高温ア
ニールにより、前記単結晶Ｓｉ層をシードとして固相エ
ピタキシャルを行い、前記損傷Ｓｉ層の結晶性を回復さ
せる工程と、ホトリソ・エッチングにより、前記イオン
注入阻止能力のある膜で覆われていた領域は薄く、その
他の領域は厚く形成される、前記埋込みＳｉ酸化層の上
に分離した単結晶Ｓｉ層を形成する工程と、この単結晶
Ｓｉ層上にゲート電極を形成し、前記膜で覆われていた
領域に形成されるチャネル領域となる部分の単結晶Ｓｉ
層の厚さは薄く、前記イオン注入阻止能力のある膜で覆
われていない領域に形成されるチャネル領域となる部分
の単結晶Ｓｉ層の厚さはより厚く形成される単結晶Ｓｉ
層を設けるようにした。
る埋込みＳｉ酸化層を有するＳＯＩ構造のトランジスタ
の製造方法において、Ｓｉ基板上にイオン注入阻止能力
のある膜を生成し、所定の領域に前記イオン注入阻止能
力のある膜を残すようにパターニングし、酸素イオンを
高濃度、かつ高エネルギーでイオン注入し、埋込みＳｉ
酸化層、損傷Ｓｉ層、単結晶Ｓｉ層を順次形成する工程
と、前記イオン注入阻止能力のある膜を除去し、高温ア
ニールにより、前記単結晶Ｓｉ層をシードとして固相エ
ピタキシャルを行い、前記損傷Ｓｉ層の結晶性を回復さ
せる工程と、ホトリソ・エッチングにより、前記イオン
注入阻止能力のある膜で覆われていた領域は薄く、その
他の領域は厚く形成される、前記埋込みＳｉ酸化層の上
に分離した単結晶Ｓｉ層を形成する工程と、この単結晶
Ｓｉ層上にゲート電極を形成し、前記膜で覆われていた
領域に形成されるチャネル領域となる部分の単結晶Ｓｉ
層の厚さは薄く、前記イオン注入阻止能力のある膜で覆
われていない領域に形成されるチャネル領域となる部分
の単結晶Ｓｉ層の厚さはより厚く形成される単結晶Ｓｉ
層を設けるようにした。
【００１５】したがって、同一Ｓｉ基板上にチャネル層
の厚さの異なるトランジスタを混在させることができ
る。チャネル領域の厚さが薄く、ソース・ドレイン領域
の単結晶Ｓｉ層が比較的厚いトランジスタにおいては、
上記（２）と同様の効果が得られ、高性能なトランジス
タを形成することができる。一方、チャネル領域の単結
晶Ｓｉ層が比較的厚いトランジスタにおいては、そのチ
ャネル領域の単結晶Ｓｉ層の厚さが異なるため、ウェル
形成時に、異なる不純物濃度のウェル形成が可能とな
る。
の厚さの異なるトランジスタを混在させることができ
る。チャネル領域の厚さが薄く、ソース・ドレイン領域
の単結晶Ｓｉ層が比較的厚いトランジスタにおいては、
上記（２）と同様の効果が得られ、高性能なトランジス
タを形成することができる。一方、チャネル領域の単結
晶Ｓｉ層が比較的厚いトランジスタにおいては、そのチ
ャネル領域の単結晶Ｓｉ層の厚さが異なるため、ウェル
形成時に、異なる不純物濃度のウェル形成が可能とな
る。
【００１６】したがって、同一Ｓｉ基板上に、閾値電圧
の異なる半導体素子を同時に作製することができる。ま
た、抵抗として使用する活性領域の単結晶Ｓｉ層の厚さ
を薄く形成することができるので、抵抗パターンを作製
する際、レイアウト上有利となる。このように、同一Ｓ
ｉ基板上に特性の異なるトランジスタを混在させること
ができることは、デバイス設計の自由度を増すことがで
きる。
の異なる半導体素子を同時に作製することができる。ま
た、抵抗として使用する活性領域の単結晶Ｓｉ層の厚さ
を薄く形成することができるので、抵抗パターンを作製
する際、レイアウト上有利となる。このように、同一Ｓ
ｉ基板上に特性の異なるトランジスタを混在させること
ができることは、デバイス設計の自由度を増すことがで
きる。
【００１７】（５）請求項５記載の酸素イオン注入によ
る埋込みＳｉ酸化層を有するＳＯＩ構造のトランジスタ
の製造方法において、Ｓｉ基板上に酸素イオンを高濃
度、かつ高エネルギーでイオン注入し、埋込みＳｉ酸化
層、損傷Ｓｉ層、単結晶Ｓｉ層を順次形成する工程と、
高温アニールにより、前記単結晶Ｓｉ層をシードとして
固相エピタキシーを行い、前記損傷Ｓｉ層の結晶性を回
復させる工程と、絶縁膜を生成し、所定の領域に前記絶
縁膜を残すようにパターニングし、続いて、その絶縁膜
上にＳｉエピタキシャル膜を形成する工程と、前記絶縁
膜を除去し、前記絶縁膜で覆われていた領域の前記単結
晶Ｓｉ層の厚さは、他の領域に比べて薄い単結晶Ｓｉ層
を形成する工程と、ホトリソ・エッチングにより、前記
埋込みＳｉ酸化膜上に分離された単結晶Ｓｉ層を形成す
る工程と、この単結晶Ｓｉ層上にゲート電極を形成し、
前記膜で覆われていた領域に形成されるチャネル領域と
なる部分の単結晶Ｓｉ層の厚さは薄く、前記膜で覆われ
ていない領域に形成されるチャネル領域となる部分の単
結晶Ｓｉ層の厚さはより厚く形成する。
る埋込みＳｉ酸化層を有するＳＯＩ構造のトランジスタ
の製造方法において、Ｓｉ基板上に酸素イオンを高濃
度、かつ高エネルギーでイオン注入し、埋込みＳｉ酸化
層、損傷Ｓｉ層、単結晶Ｓｉ層を順次形成する工程と、
高温アニールにより、前記単結晶Ｓｉ層をシードとして
固相エピタキシーを行い、前記損傷Ｓｉ層の結晶性を回
復させる工程と、絶縁膜を生成し、所定の領域に前記絶
縁膜を残すようにパターニングし、続いて、その絶縁膜
上にＳｉエピタキシャル膜を形成する工程と、前記絶縁
膜を除去し、前記絶縁膜で覆われていた領域の前記単結
晶Ｓｉ層の厚さは、他の領域に比べて薄い単結晶Ｓｉ層
を形成する工程と、ホトリソ・エッチングにより、前記
埋込みＳｉ酸化膜上に分離された単結晶Ｓｉ層を形成す
る工程と、この単結晶Ｓｉ層上にゲート電極を形成し、
前記膜で覆われていた領域に形成されるチャネル領域と
なる部分の単結晶Ｓｉ層の厚さは薄く、前記膜で覆われ
ていない領域に形成されるチャネル領域となる部分の単
結晶Ｓｉ層の厚さはより厚く形成する。
【００１８】このように、上記（４）とは製造方法は異
り、また、素子の断面形状も異なるが、トランジスタの
構造的特徴は共通しているので、上記（４）と同様の効
果が得られる。さらに、この製造方法では、厚い方の単
結晶Ｓｉ層の膜厚は、Ｓｉエピタキシャル膜の成長膜厚
によって制御が可能であるので、ウエハプロセスのパラ
メータ自由度が大きいという利点がある。
り、また、素子の断面形状も異なるが、トランジスタの
構造的特徴は共通しているので、上記（４）と同様の効
果が得られる。さらに、この製造方法では、厚い方の単
結晶Ｓｉ層の膜厚は、Ｓｉエピタキシャル膜の成長膜厚
によって制御が可能であるので、ウエハプロセスのパラ
メータ自由度が大きいという利点がある。
【００１９】
【発明の実施の形態】本発明の実施例について図を参照
しながら説明する。図１は本発明の第１実施例を示す半
導体装置の製造工程断面図である。 （１）まず、Ｓｉ基板１１上にＳｉＯ2 膜（Ｓｉ酸化
膜）またはＳｉ3 Ｎ4 膜（窒化膜）などのイオン注入阻
止能力のある膜１５を生成し、トランジスタのチャネル
部となる領域のみに、そのイオン注入阻止能力のある膜
１５を残すようにパターニングする。
しながら説明する。図１は本発明の第１実施例を示す半
導体装置の製造工程断面図である。 （１）まず、Ｓｉ基板１１上にＳｉＯ2 膜（Ｓｉ酸化
膜）またはＳｉ3 Ｎ4 膜（窒化膜）などのイオン注入阻
止能力のある膜１５を生成し、トランジスタのチャネル
部となる領域のみに、そのイオン注入阻止能力のある膜
１５を残すようにパターニングする。
【００２０】続いて、酸素イオンを高濃度（１×１０17
ｃｍ-2以上）、高エネルギー（１５０ｋｅＶ）でイオン
注入すると、埋込みＳｉＯ2 （Ｓｉ酸化）層１２、損傷
Ｓｉ層（酸素イオン注入が高濃度のため結晶欠陥ができ
る層）１３、単結晶Ｓｉ層１４が形成される。この時、
単結晶Ｓｉ層１４の厚さはイオン注入エネルギーに依存
するが、ＳｉＯ2 膜またはＳｉ3 Ｎ4 膜などの膜１５を
パターニングした領域は、他に比べ薄い単結晶Ｓｉ層が
得られる〔図１（ａ）参照〕。
ｃｍ-2以上）、高エネルギー（１５０ｋｅＶ）でイオン
注入すると、埋込みＳｉＯ2 （Ｓｉ酸化）層１２、損傷
Ｓｉ層（酸素イオン注入が高濃度のため結晶欠陥ができ
る層）１３、単結晶Ｓｉ層１４が形成される。この時、
単結晶Ｓｉ層１４の厚さはイオン注入エネルギーに依存
するが、ＳｉＯ2 膜またはＳｉ3 Ｎ4 膜などの膜１５を
パターニングした領域は、他に比べ薄い単結晶Ｓｉ層が
得られる〔図１（ａ）参照〕。
【００２１】（２）次に、図１（ｂ）に示すように、前
記イオン注入阻止能力のある膜１５を除去し、１１００
℃程度の高温アニールにより、単結晶Ｓｉ層１４をシー
ドとして固相エピタキシーを行い、損傷Ｓｉ層１３の結
晶性を回復させ、単結晶Ｓｉ層Ｓｉ層１４′を形成す
る。 （３）次に、図１（ｃ）に示すように、公知のホトリソ
・エッチング技術により、埋込みＳｉＯ2 層１２上に分
離した単結晶Ｓｉ層１６を形成する。この時、この実施
例においては、従来例とは異なり、１つの単結晶Ｓｉ層
（Ｓｉアイランド）内において、ＭＯＳ半導体素子のチ
ャネル領域となる部分はＳｉ層の厚さが薄く、ソース・
ドレイン領域となる部分は、より厚いＳｉ層となるよう
に、単結晶Ｓｉ層が形成される。
記イオン注入阻止能力のある膜１５を除去し、１１００
℃程度の高温アニールにより、単結晶Ｓｉ層１４をシー
ドとして固相エピタキシーを行い、損傷Ｓｉ層１３の結
晶性を回復させ、単結晶Ｓｉ層Ｓｉ層１４′を形成す
る。 （３）次に、図１（ｃ）に示すように、公知のホトリソ
・エッチング技術により、埋込みＳｉＯ2 層１２上に分
離した単結晶Ｓｉ層１６を形成する。この時、この実施
例においては、従来例とは異なり、１つの単結晶Ｓｉ層
（Ｓｉアイランド）内において、ＭＯＳ半導体素子のチ
ャネル領域となる部分はＳｉ層の厚さが薄く、ソース・
ドレイン領域となる部分は、より厚いＳｉ層となるよう
に、単結晶Ｓｉ層が形成される。
【００２２】（４）次に、図１（ｄ）に示すように、単
結晶Ｓｉ層１６内の薄膜の領域上にゲート電極１７を形
成し、半導体素子を形成する。次に、本発明の第２実施
例について説明する。図３は本発明の第２実施例を示す
半導体装置の製造工程断面図である。 （１）まず、図３（ａ）に示すように、Ｓｉ基板２１上
に酸素イオンを高濃度（１×１０17ｃｍ-2以上）、高エ
ネルギー（１５０ｋｅＶ）でイオン注入すると、埋込み
ＳｉＯ2 （Ｓｉ酸化）層２２、損傷Ｓｉ層（酸素イオン
注入が高濃度のため結晶欠陥ができる層）２３、その上
に単結晶Ｓｉ層２４が形成される。
結晶Ｓｉ層１６内の薄膜の領域上にゲート電極１７を形
成し、半導体素子を形成する。次に、本発明の第２実施
例について説明する。図３は本発明の第２実施例を示す
半導体装置の製造工程断面図である。 （１）まず、図３（ａ）に示すように、Ｓｉ基板２１上
に酸素イオンを高濃度（１×１０17ｃｍ-2以上）、高エ
ネルギー（１５０ｋｅＶ）でイオン注入すると、埋込み
ＳｉＯ2 （Ｓｉ酸化）層２２、損傷Ｓｉ層（酸素イオン
注入が高濃度のため結晶欠陥ができる層）２３、その上
に単結晶Ｓｉ層２４が形成される。
【００２３】（２）次に、図３（ｂ）に示すように、１
１００℃程度の高温アニールにより、単結晶Ｓｉ層２４
をシードとして固相エピタキシーを行い、損傷Ｓｉ層２
３の結晶性を回復させ、単結晶Ｓｉ層２４′を形成す
る。続いて、ＳｉＯ2 などの絶縁膜２５を５０００Å程
度生成し、ＭＯＳ半導体素子のチャネル部となる領域の
みに、その膜を残すようにパターニングする。続いて、
その上にＳｉエピタキシャル膜２６を１０００〜３００
０Å成長させる。
１００℃程度の高温アニールにより、単結晶Ｓｉ層２４
をシードとして固相エピタキシーを行い、損傷Ｓｉ層２
３の結晶性を回復させ、単結晶Ｓｉ層２４′を形成す
る。続いて、ＳｉＯ2 などの絶縁膜２５を５０００Å程
度生成し、ＭＯＳ半導体素子のチャネル部となる領域の
みに、その膜を残すようにパターニングする。続いて、
その上にＳｉエピタキシャル膜２６を１０００〜３００
０Å成長させる。
【００２４】（３）次に、図３（ｃ）に示すように、絶
縁膜２５を除去する。この時、単結晶Ｓｉ層２４″の厚
さは、絶縁膜（ＳｉＯ2 膜）２５をパターニングしてい
た領域は、Ｓｉエピタキシャル膜が成長しない分だけ、
他の部分に比べて薄いＳｉ層となる。 （４）次に、図３（ｄ）に示すように、公知のホトリソ
・エッチング技術により、埋込みＳｉＯ2 層２２の上に
分離した単結晶Ｓｉ層２７を形成する。
縁膜２５を除去する。この時、単結晶Ｓｉ層２４″の厚
さは、絶縁膜（ＳｉＯ2 膜）２５をパターニングしてい
た領域は、Ｓｉエピタキシャル膜が成長しない分だけ、
他の部分に比べて薄いＳｉ層となる。 （４）次に、図３（ｄ）に示すように、公知のホトリソ
・エッチング技術により、埋込みＳｉＯ2 層２２の上に
分離した単結晶Ｓｉ層２７を形成する。
【００２５】この時、この実施例においては、従来例と
は異なり、１つの単結晶Ｓｉアイランド内において、Ｍ
ＯＳ半導体素子のチャネル領域となる部分は単結晶Ｓｉ
層の厚さが薄く、ソース・ドレイン領域となる部分は、
より厚いＳｉ層が形成される。 （５）次に、図３（ｅ）に示すように、単結晶Ｓｉ層２
７内の薄膜の領域上にゲート電極２８を形成し、半導体
素子を形成する。
は異なり、１つの単結晶Ｓｉアイランド内において、Ｍ
ＯＳ半導体素子のチャネル領域となる部分は単結晶Ｓｉ
層の厚さが薄く、ソース・ドレイン領域となる部分は、
より厚いＳｉ層が形成される。 （５）次に、図３（ｅ）に示すように、単結晶Ｓｉ層２
７内の薄膜の領域上にゲート電極２８を形成し、半導体
素子を形成する。
【００２６】次に、本発明の第３実施例について説明す
る。図４は本発明の第３実施例を示す半導体装置の製造
工程断面図である。 （１）まず、図４（ａ）に示すように、Ｓｉ基板３１上
にＳｉＯ2 膜（Ｓｉ酸化膜）またはＳｉ3 Ｎ4 膜（Ｓｉ
窒化膜）などのイオン注入阻止能力のある膜３５を生成
する。次に、所定の領域にそのイオン注入阻止能力のあ
る膜３５を残すようにパターニングし、酸素イオンを高
濃度（１×１０17ｃｍ-2以上）、かつ高エネルギー（１
５０ｋｅＶ）でイオン注入すると、埋込みＳｉＯ2 （Ｓ
ｉ酸化）層３２、損傷Ｓｉ層（酸素イオン注入が高濃度
のため結晶欠陥ができる層）３３、その上に単結晶Ｓｉ
層３４が形成される。
る。図４は本発明の第３実施例を示す半導体装置の製造
工程断面図である。 （１）まず、図４（ａ）に示すように、Ｓｉ基板３１上
にＳｉＯ2 膜（Ｓｉ酸化膜）またはＳｉ3 Ｎ4 膜（Ｓｉ
窒化膜）などのイオン注入阻止能力のある膜３５を生成
する。次に、所定の領域にそのイオン注入阻止能力のあ
る膜３５を残すようにパターニングし、酸素イオンを高
濃度（１×１０17ｃｍ-2以上）、かつ高エネルギー（１
５０ｋｅＶ）でイオン注入すると、埋込みＳｉＯ2 （Ｓ
ｉ酸化）層３２、損傷Ｓｉ層（酸素イオン注入が高濃度
のため結晶欠陥ができる層）３３、その上に単結晶Ｓｉ
層３４が形成される。
【００２７】（２）次に、図４（ｂ）に示すように、イ
オン注入阻止能力のある膜３５〔図４（ａ）参照〕を除
去し、１１００℃程度の高温アニールにより、表面単結
晶Ｓｉ層３４をシードとして固相エピタキシャルを行
い、損傷Ｓｉ層３３の結晶性を回復させ、単結晶Ｓｉ層
３４′を形成する。 （３）次に、図４（ｃ）に示すように、公知のホトリソ
・エッチング技術により、埋込みＳｉＯ2 層３２の上
に、分離した単結晶Ｓｉ層３６，３６′，３６″を形成
する。この時、イオン注入阻止能力のある膜３５でパタ
ーニングした領域の単結晶Ｓｉ層３６″は薄く形成され
る。パターニングしていない領域は、それに比べて厚い
単結晶Ｓｉ層３６′となる。また１つの単結晶Ｓｉアイ
ランド内において、Ｓｉ層の厚さの異なる領域をもった
Ｓｉアイランド３６を形成することができる。
オン注入阻止能力のある膜３５〔図４（ａ）参照〕を除
去し、１１００℃程度の高温アニールにより、表面単結
晶Ｓｉ層３４をシードとして固相エピタキシャルを行
い、損傷Ｓｉ層３３の結晶性を回復させ、単結晶Ｓｉ層
３４′を形成する。 （３）次に、図４（ｃ）に示すように、公知のホトリソ
・エッチング技術により、埋込みＳｉＯ2 層３２の上
に、分離した単結晶Ｓｉ層３６，３６′，３６″を形成
する。この時、イオン注入阻止能力のある膜３５でパタ
ーニングした領域の単結晶Ｓｉ層３６″は薄く形成され
る。パターニングしていない領域は、それに比べて厚い
単結晶Ｓｉ層３６′となる。また１つの単結晶Ｓｉアイ
ランド内において、Ｓｉ層の厚さの異なる領域をもった
Ｓｉアイランド３６を形成することができる。
【００２８】（４）次いで、図４（ｄ）に示すように、
単結晶Ｓｉ層３６及び３６′の上にゲート電極３７を形
成し、半導体素子を作製する。このとき、単結晶Ｓｉ層
３６に形成されたＭＯＳ半導体素子のチャネル領域とな
る部分は、Ｓｉ層の厚さが薄く、ソース・ドレイン領域
となる部分は、より厚いＳｉ層が形成されていることが
わかる。一方、単結晶Ｓｉ層３６′に形成されたＭＯＳ
半導体素子は、チャネル部もソース・ドレイン領域もＳ
ｉ層の厚さが均一であり、単結晶Ｓｉ層３６に比べ、単
結晶Ｓｉ層３６′の方がチャネル部のＳｉ層が厚いこと
がわかる。また抵抗として使用する単結晶Ｓｉ層３６″
の厚さは、この方法によれば、薄く形成することが可能
である。
単結晶Ｓｉ層３６及び３６′の上にゲート電極３７を形
成し、半導体素子を作製する。このとき、単結晶Ｓｉ層
３６に形成されたＭＯＳ半導体素子のチャネル領域とな
る部分は、Ｓｉ層の厚さが薄く、ソース・ドレイン領域
となる部分は、より厚いＳｉ層が形成されていることが
わかる。一方、単結晶Ｓｉ層３６′に形成されたＭＯＳ
半導体素子は、チャネル部もソース・ドレイン領域もＳ
ｉ層の厚さが均一であり、単結晶Ｓｉ層３６に比べ、単
結晶Ｓｉ層３６′の方がチャネル部のＳｉ層が厚いこと
がわかる。また抵抗として使用する単結晶Ｓｉ層３６″
の厚さは、この方法によれば、薄く形成することが可能
である。
【００２９】次に、本発明の第４実施例について説明す
る。図５は本発明の第４実施例を示す半導体装置の製造
工程断面図である。 （１）まず、図５（ａ）に示すように、Ｓｉ基板４１上
に酸素イオンを高濃度（１×１０17ｃｍ-2以上）、高エ
ネルギー（１５０ｋｅＶ）でイオン注入すると、埋込み
ＳｉＯ2 （Ｓｉ酸化）層４２、損傷Ｓｉ層（酸素イオン
注入が高濃度のため結晶欠陥ができる層）４３、その上
に単結晶Ｓｉ層４４が形成される。
る。図５は本発明の第４実施例を示す半導体装置の製造
工程断面図である。 （１）まず、図５（ａ）に示すように、Ｓｉ基板４１上
に酸素イオンを高濃度（１×１０17ｃｍ-2以上）、高エ
ネルギー（１５０ｋｅＶ）でイオン注入すると、埋込み
ＳｉＯ2 （Ｓｉ酸化）層４２、損傷Ｓｉ層（酸素イオン
注入が高濃度のため結晶欠陥ができる層）４３、その上
に単結晶Ｓｉ層４４が形成される。
【００３０】（２）次に、図５（ｂ）に示すように、１
１００℃程度の高温アニールにより、表面単結晶層４４
をシードとして固相エピタキシーを行い、損傷Ｓｉ層４
３の結晶性を回復させ、単結晶Ｓｉ層４４′を形成す
る。続いて、ＳｉＯ2 などの絶縁膜４５を５０００Å程
度生成し、所定の領域にその膜を残すようにパターニン
グする。続いて、その上にＳｉエピタキシャル膜４６を
１０００〜３０００Å成長させる。
１００℃程度の高温アニールにより、表面単結晶層４４
をシードとして固相エピタキシーを行い、損傷Ｓｉ層４
３の結晶性を回復させ、単結晶Ｓｉ層４４′を形成す
る。続いて、ＳｉＯ2 などの絶縁膜４５を５０００Å程
度生成し、所定の領域にその膜を残すようにパターニン
グする。続いて、その上にＳｉエピタキシャル膜４６を
１０００〜３０００Å成長させる。
【００３１】（３）次に、図５（ｃ）に示すように、次
に、絶縁（ＳｉＯ2 ）膜４５を除去する。この時、絶縁
（ＳｉＯ2 ）膜４５をパターニングしていた単結晶Ｓｉ
層４４″の厚さは、Ｓｉエピタキシャル膜が成長しない
分だけ、他の部分に比べて薄いＳｉ層となる。 （４）次に、図５（ｄ）に示すように、公知のホトリソ
・エッチング技術により、埋込みＳｉＯ2 膜４２の上に
分離した単結晶Ｓｉ層４７，４７′，４７″を形成す
る。
に、絶縁（ＳｉＯ2 ）膜４５を除去する。この時、絶縁
（ＳｉＯ2 ）膜４５をパターニングしていた単結晶Ｓｉ
層４４″の厚さは、Ｓｉエピタキシャル膜が成長しない
分だけ、他の部分に比べて薄いＳｉ層となる。 （４）次に、図５（ｄ）に示すように、公知のホトリソ
・エッチング技術により、埋込みＳｉＯ2 膜４２の上に
分離した単結晶Ｓｉ層４７，４７′，４７″を形成す
る。
【００３２】（５）次に、図５（ｅ）に示すように、単
結晶Ｓｉ層４７および４７′の上にゲート電極４８を形
成し、半導体素子を作製する。この時、単結晶Ｓｉ層４
７に形成されたＭＯＳ半導体素子のチャネル領域となる
部分は、Ｓｉ層の厚さが薄く、ソース・ドレイン領域と
なる部分は、より厚いＳｉ膜が形成されていることがわ
かる。一方、単結晶Ｓｉ層４７′に形成されたＭＯＳ半
導体素子は、チャネル領域もソース・ドレイン領域もＳ
ｉ層の厚さが均一であり、４７に比べ４７′の方がチャ
ネル領域のＳｉ層が厚いことがわかる。また、抵抗とし
て使用する活性領域４７″の厚さは、この方法によれ
ば、薄く形成することが可能である。
結晶Ｓｉ層４７および４７′の上にゲート電極４８を形
成し、半導体素子を作製する。この時、単結晶Ｓｉ層４
７に形成されたＭＯＳ半導体素子のチャネル領域となる
部分は、Ｓｉ層の厚さが薄く、ソース・ドレイン領域と
なる部分は、より厚いＳｉ膜が形成されていることがわ
かる。一方、単結晶Ｓｉ層４７′に形成されたＭＯＳ半
導体素子は、チャネル領域もソース・ドレイン領域もＳ
ｉ層の厚さが均一であり、４７に比べ４７′の方がチャ
ネル領域のＳｉ層が厚いことがわかる。また、抵抗とし
て使用する活性領域４７″の厚さは、この方法によれ
ば、薄く形成することが可能である。
【００３３】なお、本発明は上記実施例に限定されるも
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。
【００３４】
【発明の効果】以上、説明したように、本発明によれ
ば、以下のような効果を奏することができる。 （１）請求項１記載の発明によれば、酸素イオン注入に
よる埋込み絶縁層を使ったＳＯＩプロセスを、トランジ
スタの製造に用いることにより、結晶欠陥の発生を防止
し、リーク電流の増大を抑えることができるトランジス
タを得ることができる。
ば、以下のような効果を奏することができる。 （１）請求項１記載の発明によれば、酸素イオン注入に
よる埋込み絶縁層を使ったＳＯＩプロセスを、トランジ
スタの製造に用いることにより、結晶欠陥の発生を防止
し、リーク電流の増大を抑えることができるトランジス
タを得ることができる。
【００３５】（２）請求項２記載の発明によれば、埋込
みＳｉ酸化膜上の分離された１つの単結晶Ｓｉ層の中
に、単結晶Ｓｉ層の厚さの薄い領域と厚い領域が存在
し、薄い領域にはトランジスタのチャネル部分を、厚い
領域にはソース・ドレインを形成するようにしたので、
ソース・ドレイン領域がより厚く、チャネル領域の単結
晶Ｓｉ層に熱ストレスによる結晶欠陥が発生し難い。し
たがって、リーク電流の小さいトランジスタを得ること
ができる。
みＳｉ酸化膜上の分離された１つの単結晶Ｓｉ層の中
に、単結晶Ｓｉ層の厚さの薄い領域と厚い領域が存在
し、薄い領域にはトランジスタのチャネル部分を、厚い
領域にはソース・ドレインを形成するようにしたので、
ソース・ドレイン領域がより厚く、チャネル領域の単結
晶Ｓｉ層に熱ストレスによる結晶欠陥が発生し難い。し
たがって、リーク電流の小さいトランジスタを得ること
ができる。
【００３６】また、チャネル領域のＳｉ層の厚さを従来
より薄くした場合でも、単結晶Ｓｉ層の結晶欠陥は増大
せず、リーク電流レベルは同等である。一方、ＯＮ電流
は薄いＳｉ層のために容量を低減できるので大きくな
り、高性能な半導体素子を形成することができる。更
に、ソース・ドレイン領域の単結晶Ｓｉ層が厚いので、
製造プロセスにおけるコンタクトの突き抜けなどに対す
るプロセスマージンが大きくなる。
より薄くした場合でも、単結晶Ｓｉ層の結晶欠陥は増大
せず、リーク電流レベルは同等である。一方、ＯＮ電流
は薄いＳｉ層のために容量を低減できるので大きくな
り、高性能な半導体素子を形成することができる。更
に、ソース・ドレイン領域の単結晶Ｓｉ層が厚いので、
製造プロセスにおけるコンタクトの突き抜けなどに対す
るプロセスマージンが大きくなる。
【００３７】（３）請求項３記載の発明によれば、素子
の断面形状も異なるが、チャネル領域の単結晶Ｓｉ層の
厚さが、ソース・ドレイン領域の単結晶Ｓｉ層のそれに
比べて薄いということは共通しており、第１実施例と同
様の効果が得られる。さらに、ソース・ドレイン領域の
単結晶Ｓｉ層の厚さは、図３（ｂ）のＳｉエピタキシャ
ル膜の成長膜厚よって制御が可能であるので、ウエハプ
ロセスのパラメータ自由度が大きいという利点がある。
の断面形状も異なるが、チャネル領域の単結晶Ｓｉ層の
厚さが、ソース・ドレイン領域の単結晶Ｓｉ層のそれに
比べて薄いということは共通しており、第１実施例と同
様の効果が得られる。さらに、ソース・ドレイン領域の
単結晶Ｓｉ層の厚さは、図３（ｂ）のＳｉエピタキシャ
ル膜の成長膜厚よって制御が可能であるので、ウエハプ
ロセスのパラメータ自由度が大きいという利点がある。
【００３８】（４）請求項４記載の発明によれば、同一
Ｓｉ基板上にチャネル層の厚さの異なるトランジスタを
混在させることができる。チャネル部の厚さが薄く、ソ
ース・ドレイン部のＳｉ層が比較的厚いトランジスタに
おいては、上記（２）と同様の効果が得られ、高性能な
トランジスタを形成することができる。一方、チャネル
領域の単結晶Ｓｉ層が比較的厚いトランジスタにおいて
は、そのチャネル領域の単結晶Ｓｉ層の厚さが異なるた
め、ウェル形成時に、異なる不純物濃度のウェル形成が
可能となる。
Ｓｉ基板上にチャネル層の厚さの異なるトランジスタを
混在させることができる。チャネル部の厚さが薄く、ソ
ース・ドレイン部のＳｉ層が比較的厚いトランジスタに
おいては、上記（２）と同様の効果が得られ、高性能な
トランジスタを形成することができる。一方、チャネル
領域の単結晶Ｓｉ層が比較的厚いトランジスタにおいて
は、そのチャネル領域の単結晶Ｓｉ層の厚さが異なるた
め、ウェル形成時に、異なる不純物濃度のウェル形成が
可能となる。
【００３９】したがって、同一Ｓｉ基板上に、閾値電圧
の異なる半導体素子を同時に作製することができる。ま
た、抵抗として使用する活性領域の単結晶Ｓｉ層の厚さ
を薄く形成することができるので、抵抗パターンを作製
する際、レイアウト上有利となる。このように、同一Ｓ
ｉ基板上に特性の異なるトランジスタを混在させること
ができることは、デバイス設計の自由度を増すことがで
きる。
の異なる半導体素子を同時に作製することができる。ま
た、抵抗として使用する活性領域の単結晶Ｓｉ層の厚さ
を薄く形成することができるので、抵抗パターンを作製
する際、レイアウト上有利となる。このように、同一Ｓ
ｉ基板上に特性の異なるトランジスタを混在させること
ができることは、デバイス設計の自由度を増すことがで
きる。
【００４０】（５）請求項５記載の発明によれば、上記
（４）とは製造方法は異り、また、素子の断面形状も異
なるが、トランジスタの構造的特徴は共通しているの
で、上記（４）と同様の効果が得られる。さらに、この
製造方法では、厚い方の単結晶Ｓｉ層の膜厚は、Ｓｉエ
ピタキシャル膜の成長膜厚によって制御が可能であるの
で、ウエハプロセスのパラメータ自由度が大きいという
利点がある。
（４）とは製造方法は異り、また、素子の断面形状も異
なるが、トランジスタの構造的特徴は共通しているの
で、上記（４）と同様の効果が得られる。さらに、この
製造方法では、厚い方の単結晶Ｓｉ層の膜厚は、Ｓｉエ
ピタキシャル膜の成長膜厚によって制御が可能であるの
で、ウエハプロセスのパラメータ自由度が大きいという
利点がある。
【図１】本発明の第１実施例を示す半導体装置の製造工
程断面図である。
程断面図である。
【図２】従来のＳＯＩ構造の半導体素子の製造工程断面
図である。
図である。
【図３】本発明の第２実施例を示す半導体装置の製造工
程断面図である。
程断面図である。
【図４】本発明の第３実施例を示す半導体装置の製造工
程断面図である。
程断面図である。
【図５】本発明の第４実施例を示す半導体装置の製造工
程断面図である。
程断面図である。
１１，２１，３１，４１ Ｓｉ基板 １２，２２，３２，４２ 埋込みＳｉＯ2 （Ｓｉ酸
化）層 １３，２３，３３，４３ 損傷Ｓｉ層 １４，１４′，１６，２４，２４′，２４″，２７，３
４，３４′，３６，３６′，３６″，４４，４４′，４
４″，４７，４７′，４７″ 単結晶Ｓｉ層 １５，３５ イオン注入阻止能力のある膜（ＳｉＯ2
膜又はＳｉ3 Ｎ4 膜） １７，２８，３７，４８ ゲート電極 ２５，４５ 絶縁膜 ２６，４６ Ｓｉエピタキシャル膜
化）層 １３，２３，３３，４３ 損傷Ｓｉ層 １４，１４′，１６，２４，２４′，２４″，２７，３
４，３４′，３６，３６′，３６″，４４，４４′，４
４″，４７，４７′，４７″ 単結晶Ｓｉ層 １５，３５ イオン注入阻止能力のある膜（ＳｉＯ2
膜又はＳｉ3 Ｎ4 膜） １７，２８，３７，４８ ゲート電極 ２５，４５ 絶縁膜 ２６，４６ Ｓｉエピタキシャル膜
Claims (5)
- 【請求項１】 酸素イオン注入による埋込みＳｉ酸化層
を有するＳＯＩ構造のトランジスタにおいて、（ａ）薄
い厚さのチャネル領域の単結晶Ｓｉ層と、（ｂ）前記厚
さよりも厚いソース・ドレイン領域のＳｉ層とを有する
ことを特徴とするトランジスタ。 - 【請求項２】 酸素イオン注入による埋込みＳｉ酸化層
を有するＳＯＩ構造のトランジスタの製造方法におい
て、（ａ）Ｓｉ基板上にイオン注入阻止能力のある膜を
生成し、トランジスタのチャネル部となる領域のみに、
前記イオン注入阻止能力のある膜を残すようにパターニ
ングした後、酸素イオンを高濃度、かつ高エネルギーで
イオン注入し、埋込みＳｉ酸化層、損傷Ｓｉ層、単結晶
Ｓｉ層を順次形成し、前記イオン注入阻止能力のある膜
をパターニングした領域は、他の領域に比べ薄い単結晶
Ｓｉ層を形成する工程と、（ｂ）前記イオン注入阻止能
力のある膜を除去し、高温アニールにより、前記単結晶
Ｓｉ層をシードとして固相エピタキシーを行い、前記損
傷Ｓｉ層の結晶性を回復させる工程と、（ｃ）ホトリソ
・エッチングにより、前記埋込みＳｉ酸化層上に分離し
た単結晶Ｓｉ層を形成する工程と、（ｄ）前記トランジ
スタのチャネル領域となる部分は、前記単結晶Ｓｉ層の
厚さが薄く、ソース・ドレイン領域となる部分は、より
厚さが厚い単結晶Ｓｉ層となるように形成する工程と、
（ｅ）前記単結晶Ｓｉ層内の薄膜の領域上にゲート電極
を形成する工程とを施すことを特徴とするトランジスタ
の製造方法。 - 【請求項３】 酸素イオン注入による埋込みＳｉ酸化層
を有するＳＯＩ構造のトランジスタの製造方法におい
て、（ａ）Ｓｉ基板上に酸素イオンを高濃度、かつ高エ
ネルギーでイオン注入し、埋込みＳｉ酸化層、損傷Ｓｉ
層、単結晶Ｓｉ層を順次形成する工程と、（ｂ）高温ア
ニールにより、前記単結晶Ｓｉ層をシードとして固相エ
ピタキシーを行い、前記損傷Ｓｉ層の結晶性を回復させ
る工程と、（ｃ）絶縁膜を生成し、トランジスタのチャ
ネル部となる領域のみに、前記絶縁膜を残すようにパタ
ーニングし、前記絶縁膜上にＳｉエピタキシャル膜を形
成する工程と、（ｄ）前記絶縁膜を除去し、該絶縁膜が
残っていた領域の単結晶Ｓｉ層の厚さは、他の領域に比
べて薄い単結晶Ｓｉ層とする工程と、（ｅ）ホトリソ・
エッチングにより、前記埋込みＳｉ酸化層上に分離した
単結晶Ｓｉ層を形成する工程と、（ｆ）該単結晶Ｓｉ層
上にゲート電極を形成し、トランジスタのチャネル領域
となる部分は、単結晶Ｓｉ層の厚さが薄く、ソース・ド
レイン領域となる部分は、より厚い単結晶Ｓｉ層が形成
される工程とを施すことを特徴とするトランジスタの製
造方法。 - 【請求項４】 酸素イオン注入による埋込みＳｉ酸化層
を有するＳＯＩ構造のトランジスタの製造方法におい
て、（ａ）Ｓｉ基板上にイオン注入阻止能力のある膜を
生成し、所定の領域に該イオン注入阻止能力のある膜を
残すようにパターニングし、酸素イオンを高濃度、かつ
高エネルギーでイオン注入し、埋込みＳｉ酸化層、損傷
Ｓｉ層、単結晶Ｓｉ層を順次形成する工程と、（ｂ）前
記イオン注入阻止能力のある膜を除去し、高温アニール
により、前記単結晶Ｓｉ層をシードとして固相エピタキ
シャルを行い、前記損傷Ｓｉ層の結晶性を回復させる工
程と、（ｃ）ホトリソ・エッチングにより、前記イオン
注入阻止能力のある膜で覆われていた領域は薄く、その
他の領域は厚く形成される、前記埋込みＳｉ酸化層の上
に分離した単結晶Ｓｉ層を形成する工程と、（ｄ）該単
結晶Ｓｉ層上にゲート電極を形成し、前記膜で覆われて
いた領域に形成されるチャネル領域となる部分の単結晶
Ｓｉ層の厚さは薄く、前記膜で覆われていない領域に形
成されるチャネル領域となる部分の単結晶Ｓｉ層の厚さ
はより厚く形成されることを特徴とするトランジスタの
製造方法。 - 【請求項５】 酸素イオン注入による埋込みＳｉ酸化層
を有するＳＯＩ構造のトランジスタの製造方法におい
て、（ａ）Ｓｉ基板上に酸素イオンを高濃度、かつ高エ
ネルギーでイオン注入し、埋込みＳｉ酸化層、損傷Ｓｉ
層、単結晶Ｓｉ層を順次形成する工程と、（ｂ）高温ア
ニールにより、前記単結晶Ｓｉ層をシードとして固相エ
ピタキシーを行い、前記損傷Ｓｉ層の結晶性を回復させ
る工程と、（ｃ）絶縁膜を生成し、所定の領域に前記絶
縁膜を残すようにパターニングし、続いて、該絶縁膜上
にＳｉエピタキシャル膜を形成する工程と、（ｄ）前記
絶縁膜を除去し、前記絶縁膜で覆われていた領域の単結
晶Ｓｉ層の厚さは、他の領域に比べて薄い単結晶Ｓｉ層
を形成する工程と、（ｅ）ホトリソ・エッチングによ
り、前記埋込みＳｉ酸化膜上に分離された単結晶Ｓｉ層
を形成する工程と、（ｆ）該単結晶Ｓｉ層上にゲート電
極を形成し、前記膜で覆われていた領域に形成されるチ
ャネル領域となる部分の単結晶Ｓｉ層の厚さは薄く、前
記膜で覆われていない領域に形成されるチャネル領域と
なる部分の単結晶Ｓｉ層の厚さはより厚く形成されるこ
とを特徴とするトランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22175895A JPH0964372A (ja) | 1995-08-30 | 1995-08-30 | トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22175895A JPH0964372A (ja) | 1995-08-30 | 1995-08-30 | トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0964372A true JPH0964372A (ja) | 1997-03-07 |
Family
ID=16771749
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22175895A Pending JPH0964372A (ja) | 1995-08-30 | 1995-08-30 | トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0964372A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6316337B1 (en) | 1997-09-24 | 2001-11-13 | Nec Corporation | Production process of SOI substrate |
-
1995
- 1995-08-30 JP JP22175895A patent/JPH0964372A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6316337B1 (en) | 1997-09-24 | 2001-11-13 | Nec Corporation | Production process of SOI substrate |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030603 |