JPH0973388A - 優先順位付データ変換装置 - Google Patents
優先順位付データ変換装置Info
- Publication number
- JPH0973388A JPH0973388A JP22628395A JP22628395A JPH0973388A JP H0973388 A JPH0973388 A JP H0973388A JP 22628395 A JP22628395 A JP 22628395A JP 22628395 A JP22628395 A JP 22628395A JP H0973388 A JPH0973388 A JP H0973388A
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- JP
- Japan
- Prior art keywords
- data
- memory
- length
- multiplexing
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- Pending
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Abstract
(57)【要約】
【目的】 多重化するパラレルデータを優先順位がつい
たシリアルデータに変換することにより、重要度の高い
データの効率的な多重化を図る。 【構成】 パラレルで到来する任意長のデータに優先順
位を付けてデータ制御回路２からシリアルなデータとし
て多重化回路１に出力する。多重化回路１では、優先度
の高いデータを優先的にヘッダ部とデータ部とから構成
される伝送データＡのヘッダ部等に多重化し、効率的に
伝送する。
たシリアルデータに変換することにより、重要度の高い
データの効率的な多重化を図る。 【構成】 パラレルで到来する任意長のデータに優先順
位を付けてデータ制御回路２からシリアルなデータとし
て多重化回路１に出力する。多重化回路１では、優先度
の高いデータを優先的にヘッダ部とデータ部とから構成
される伝送データＡのヘッダ部等に多重化し、効率的に
伝送する。
Description
【０００１】
【発明の属する技術分野】本発明は、到来する任意長の
パラレルデータに優先順位をつけてシリアルデータとし
て出力するデータ伝送方式に関し、特に、ヘッダ部とデ
ータ部から構成されるフレーム形式を持つ伝送方式にお
いて、ヘッダ部に伝送データ以外の情報を多重化して伝
送する技術に係る。
パラレルデータに優先順位をつけてシリアルデータとし
て出力するデータ伝送方式に関し、特に、ヘッダ部とデ
ータ部から構成されるフレーム形式を持つ伝送方式にお
いて、ヘッダ部に伝送データ以外の情報を多重化して伝
送する技術に係る。
【０００２】
【従来の技術】フレーム内のヘッダ部のような限られた
部分を使用し、データを多重化して伝送する場合には、
ヘッダ部のデータ伝送能力があまり大きくない（一般的
には数ビット以下）ことから、予め伝送する情報の種類
を限定し、更にその限定した情報を数ビットの固定長の
ビットパタンに変換して、そのビットパタンで多重化し
伝送する方式をとっているのが通常である。
部分を使用し、データを多重化して伝送する場合には、
ヘッダ部のデータ伝送能力があまり大きくない（一般的
には数ビット以下）ことから、予め伝送する情報の種類
を限定し、更にその限定した情報を数ビットの固定長の
ビットパタンに変換して、そのビットパタンで多重化し
伝送する方式をとっているのが通常である。
【０００３】
【発明が解決しようとする課題】しかし、従来の技術で
は、予め想定されたデータ、すなわちビットパタンとし
て規定された情報しか伝送できない問題があり、また、
多重化する領域が固定長の場合、他種類のデータを伝送
しようとするとより多くのビットからなるビットパタン
を用意しなければならない等の問題点があった。
は、予め想定されたデータ、すなわちビットパタンとし
て規定された情報しか伝送できない問題があり、また、
多重化する領域が固定長の場合、他種類のデータを伝送
しようとするとより多くのビットからなるビットパタン
を用意しなければならない等の問題点があった。
【０００４】本発明の課題は、かかる問題点に鑑み、任
意の長さを持つデータを伝送データのヘッダ部のような
限られた部分に多重化することが可能であり、且つ多種
類の情報を伝送することが可能なデータ変換装置を提供
することにある。
意の長さを持つデータを伝送データのヘッダ部のような
限られた部分に多重化することが可能であり、且つ多種
類の情報を伝送することが可能なデータ変換装置を提供
することにある。
【０００５】
【課題を解決するための手段】本発明が提供する優先順
位付データ変換装置は、到来する任意長のパラレルデー
タを予め割り当てられたメモリに格納する第１の手段
と、前記メモリにデータが格納されたか否かを監視する
第２の手段と、前記メモリにデータが格納された場合
は、予め定められた順序（優先順位）で前記メモリから
データを読み出し、シリアルデータとして出力するとと
もに読出が完了したデータをメモリから削除する第３の
手段とを有することを特徴とする。また、前記任意長の
パラレルデータを前記メモリに格納する際に前記任意長
のデータを所定のデータ長に調整して格納し、これを逐
次読み出しシリアルデータとして送信し所定の領域の多
重化する手段を更に有することを特徴とする。なお、好
ましくは、前記シリアルデータを多重化する領域を、ヘ
ッダ部とデータ部とから構成される伝送データの前記ヘ
ッダ部とする。
位付データ変換装置は、到来する任意長のパラレルデー
タを予め割り当てられたメモリに格納する第１の手段
と、前記メモリにデータが格納されたか否かを監視する
第２の手段と、前記メモリにデータが格納された場合
は、予め定められた順序（優先順位）で前記メモリから
データを読み出し、シリアルデータとして出力するとと
もに読出が完了したデータをメモリから削除する第３の
手段とを有することを特徴とする。また、前記任意長の
パラレルデータを前記メモリに格納する際に前記任意長
のデータを所定のデータ長に調整して格納し、これを逐
次読み出しシリアルデータとして送信し所定の領域の多
重化する手段を更に有することを特徴とする。なお、好
ましくは、前記シリアルデータを多重化する領域を、ヘ
ッダ部とデータ部とから構成される伝送データの前記ヘ
ッダ部とする。
【０００６】
【発明の実施の形態】次に、図面を参照して本発明の実
施の形態を詳細に説明する。図１は、本発明の優先順位
付データ変換装置の一実施形態を示すブロック図であ
る。図１において、符号１は多重化回路であり、入力端
３からの伝送データＡとデータ制御回路２から出力され
る情報データＣとが入力されるようになっている。伝送
データＡのデータは、図３（ａ）及びその詳細を示した
同図（ｂ）のように、ヘッダ部とデータ部とを含む周期
的なフレーム構成になっている。
施の形態を詳細に説明する。図１は、本発明の優先順位
付データ変換装置の一実施形態を示すブロック図であ
る。図１において、符号１は多重化回路であり、入力端
３からの伝送データＡとデータ制御回路２から出力され
る情報データＣとが入力されるようになっている。伝送
データＡのデータは、図３（ａ）及びその詳細を示した
同図（ｂ）のように、ヘッダ部とデータ部とを含む周期
的なフレーム構成になっている。
【０００７】多重化回路１は、各フレームのヘッダ部に
データ制御回路２から出力される情報データＣを多重化
する。多重化のタイミングは、制御信号入力端６から入
力される制御信号Ｄによって制御される。多重化後のデ
ータは、多重化データＢとして、出力端４より出力され
る。
データ制御回路２から出力される情報データＣを多重化
する。多重化のタイミングは、制御信号入力端６から入
力される制御信号Ｄによって制御される。多重化後のデ
ータは、多重化データＢとして、出力端４より出力され
る。
【０００８】図２は、データ制御回路２の詳細構成図で
ある。この図２を参照して、データ制御回路２から出力
される情報データＣについて説明する。データ制御回路
２は、情報入力端５から入力される入力データＥ１〜Ｅ
ｎ（ｎは自然数）を一時保持する複数のバッファＦｌ〜
Ｆｎと、各バッファＦ１〜Ｆｎが保持するデータを読み
出すバッファ読出回路２１とから構成される。
ある。この図２を参照して、データ制御回路２から出力
される情報データＣについて説明する。データ制御回路
２は、情報入力端５から入力される入力データＥ１〜Ｅ
ｎ（ｎは自然数）を一時保持する複数のバッファＦｌ〜
Ｆｎと、各バッファＦ１〜Ｆｎが保持するデータを読み
出すバッファ読出回路２１とから構成される。
【０００９】以下、便宜上、バッファの数を３、バッフ
ァの優先順位を「Ｅ＞Ｅ２＞Ｅ３」として説明する。バ
ッファＦｌ〜Ｆ３には、データＥｌ〜Ｅ３が非同期で入
力している。バッファ読出回路２１は、この３つのバッ
ファＦ１〜Ｆ３を常時監視し、入力があったバッファの
データを読み出す。読出は常に優先順位の高いバッファ
から行い、低いバッファに格納されたデータは読出が行
われているデータの読出が終了するまで待機している。
なお、読出が完了した時点でそのデータはクリアされ、
次の入カデータが待機になる。
ァの優先順位を「Ｅ＞Ｅ２＞Ｅ３」として説明する。バ
ッファＦｌ〜Ｆ３には、データＥｌ〜Ｅ３が非同期で入
力している。バッファ読出回路２１は、この３つのバッ
ファＦ１〜Ｆ３を常時監視し、入力があったバッファの
データを読み出す。読出は常に優先順位の高いバッファ
から行い、低いバッファに格納されたデータは読出が行
われているデータの読出が終了するまで待機している。
なお、読出が完了した時点でそのデータはクリアされ、
次の入カデータが待機になる。
【００１０】図４は、バッファ制御回路２１によりデー
タＥ１〜Ｅ３の読出が制御されている状態を示したタイ
ムチャートである。図４を参照すると、先ず、優先順位
の最も高いデータＥ１−１が読み出される。この読出が
終了する前に、次のデータＥ２−１がバッファＦ２に入
力されている。このため、データＥ１−１の読出が完了
した時点でデータＥ２−１の読出が開始される。この読
出の間に、バッファＦ３にデータＥ３−１の入力があ
り、また、バッファＦ１にデータＥ１−２の入力があ
る。かかる場合には、優先順位の高いデータＥ１−２が
先に読み出され、その読出が完了した時点でデータＥ３
−１が読みだされる。以降、同様の読出制御のもとで、
データ制御回路２から情報データＣが出力される。
タＥ１〜Ｅ３の読出が制御されている状態を示したタイ
ムチャートである。図４を参照すると、先ず、優先順位
の最も高いデータＥ１−１が読み出される。この読出が
終了する前に、次のデータＥ２−１がバッファＦ２に入
力されている。このため、データＥ１−１の読出が完了
した時点でデータＥ２−１の読出が開始される。この読
出の間に、バッファＦ３にデータＥ３−１の入力があ
り、また、バッファＦ１にデータＥ１−２の入力があ
る。かかる場合には、優先順位の高いデータＥ１−２が
先に読み出され、その読出が完了した時点でデータＥ３
−１が読みだされる。以降、同様の読出制御のもとで、
データ制御回路２から情報データＣが出力される。
【００１１】図５は、図１の多重化回路１により伝送デ
ータＡと情報データＣとが多重化され、これにより出力
された多重化データＢの構成を示した図である。図５を
参照すると、最初のフレームのヘッダ部にデータＥ１−
１が、次のフレームのヘッダ部にデータＥ２−１（デー
タＥ２−１’、データＥ２−１''・・・）が多重化され
ている。ここで、データＥ２−１はヘッダ部の領域より
も大きいため次のフレームのヘッダ部にも記録される。
データＥ２−１が全て記録されると、次のデータＥ１−
２（データＥ１−２’、データＥ１−２''・・・）が同
様に記録される。
ータＡと情報データＣとが多重化され、これにより出力
された多重化データＢの構成を示した図である。図５を
参照すると、最初のフレームのヘッダ部にデータＥ１−
１が、次のフレームのヘッダ部にデータＥ２−１（デー
タＥ２−１’、データＥ２−１''・・・）が多重化され
ている。ここで、データＥ２−１はヘッダ部の領域より
も大きいため次のフレームのヘッダ部にも記録される。
データＥ２−１が全て記録されると、次のデータＥ１−
２（データＥ１−２’、データＥ１−２''・・・）が同
様に記録される。
【００１２】ここで、データＥ１〜Ｅ３は、任意長のデ
ータであるため、各データの区切りが受信側において把
握できない。しかし、例えば、図２の情報入力端５とバ
ッファＦ１〜Ｆ３間にデータ長調整回路を設け、ヘッダ
部に可変長のダミービット（ダミー部）を追加形成する
ことによりヘッダ部のビットの倍数値となるようにデー
タＥ１〜Ｅ３の長さを調整する。これにより、一つのデ
ータの長さは必ずヘッダ部の領域の整数倍となるので、
受信側でヘッダ部を展開する際に、一つのヘッダ部にお
いてデータとしての意味を持たないものは、次のヘッダ
部を連結して展開したり、ヘッダ部に挿入されたダミー
ビットを検出した場合は該ヘッダ部がひとつのデータの
区切りであるとして再生等することによって対応する。
ータであるため、各データの区切りが受信側において把
握できない。しかし、例えば、図２の情報入力端５とバ
ッファＦ１〜Ｆ３間にデータ長調整回路を設け、ヘッダ
部に可変長のダミービット（ダミー部）を追加形成する
ことによりヘッダ部のビットの倍数値となるようにデー
タＥ１〜Ｅ３の長さを調整する。これにより、一つのデ
ータの長さは必ずヘッダ部の領域の整数倍となるので、
受信側でヘッダ部を展開する際に、一つのヘッダ部にお
いてデータとしての意味を持たないものは、次のヘッダ
部を連結して展開したり、ヘッダ部に挿入されたダミー
ビットを検出した場合は該ヘッダ部がひとつのデータの
区切りであるとして再生等することによって対応する。
【００１３】バッファ読出制御の手順を図６に示す。各
バッファＦ１〜Ｆ３からのデータの読出制御は、先ず、
優先順位の最も高いバッファＦ１にデータが格納されて
いるか否かを確認し、データが存在すれば該データを出
力し、データがバッファＦ１にない場合は、次のバッフ
ァＦ２からのデータ読出処理に移行する（Ｓ１）。ここ
でバッファＦ２にデータが存在するか否かを確認し、存
在すれば該データを出力し、ない場合は次のバッファＦ
３のデータ読出処理に移行する（Ｓ２）。そして同様に
バッファＦ３にデータが存在するか否かを確認し、存在
すれば該データを出力し、ない場合は再度バッファＦ１
からのデータ読出処理に戻る（Ｓ３）。この間、データ
制御回路２から出力される情報を常時監視し（Ｓ４）、
各バッファＦ１〜Ｆ３に新たなデータが格納されてきた
ときは上記Ｓ１〜Ｓ３の処理を繰り返す。データの出力
が完了した場合は、該当するバッファに格納されている
データを削除する（Ｓ５）。
バッファＦ１〜Ｆ３からのデータの読出制御は、先ず、
優先順位の最も高いバッファＦ１にデータが格納されて
いるか否かを確認し、データが存在すれば該データを出
力し、データがバッファＦ１にない場合は、次のバッフ
ァＦ２からのデータ読出処理に移行する（Ｓ１）。ここ
でバッファＦ２にデータが存在するか否かを確認し、存
在すれば該データを出力し、ない場合は次のバッファＦ
３のデータ読出処理に移行する（Ｓ２）。そして同様に
バッファＦ３にデータが存在するか否かを確認し、存在
すれば該データを出力し、ない場合は再度バッファＦ１
からのデータ読出処理に戻る（Ｓ３）。この間、データ
制御回路２から出力される情報を常時監視し（Ｓ４）、
各バッファＦ１〜Ｆ３に新たなデータが格納されてきた
ときは上記Ｓ１〜Ｓ３の処理を繰り返す。データの出力
が完了した場合は、該当するバッファに格納されている
データを削除する（Ｓ５）。
【００１４】次に、データ出力中に監視していた情報に
基づいて、新たなデータをバッファから読み出し（Ｓ
６）、読出が完了（Ｓ８）した場合は、読み出したデー
タを出力する（Ｓ８）。なお、本発明の特徴は、可変長
のデータを優先順位をつけてシリアルなデータとして出
力することにあり、受信側において如何なる方式により
展開するかについては特に問題としていない。
基づいて、新たなデータをバッファから読み出し（Ｓ
６）、読出が完了（Ｓ８）した場合は、読み出したデー
タを出力する（Ｓ８）。なお、本発明の特徴は、可変長
のデータを優先順位をつけてシリアルなデータとして出
力することにあり、受信側において如何なる方式により
展開するかについては特に問題としていない。
【００１５】このように、本実施形態によれば、任意長
でデータ制御回路２に入力する複数のパラレルデータが
読出の優先順位に並べ替えたシリアルな情報データＣと
して出力されるので、情報データＣをデータＡのヘッダ
部に容易に多重化できる。
でデータ制御回路２に入力する複数のパラレルデータが
読出の優先順位に並べ替えたシリアルな情報データＣと
して出力されるので、情報データＣをデータＡのヘッダ
部に容易に多重化できる。
【００１６】
【発明の効果】以上の説明から明らかなように、本発明
の優先順位付データ変換装置を利用することにより、任
意の長さを持つデータを伝送データのヘッダ部のような
限られた部分に多重化することが可能となり、伝送路を
より効率的に利用することができる。また、従来よりも
多種類の情報を伝送できるようになるため、へッダ部の
用途を広げることが可能になる。
の優先順位付データ変換装置を利用することにより、任
意の長さを持つデータを伝送データのヘッダ部のような
限られた部分に多重化することが可能となり、伝送路を
より効率的に利用することができる。また、従来よりも
多種類の情報を伝送できるようになるため、へッダ部の
用途を広げることが可能になる。
【図１】本発明の一実施形態を示すブロック図。
【図２】本実施形態によるデータ制御回路の詳細構成
図。
図。
【図３】本実施形態による伝送データＡの構成例を示す
説明図。
説明図。
【図４】本実施形態のバッファ制御回路によりデータＥ
１〜Ｅ３の読出が制御されている状態を示したタイムチ
ャート。
１〜Ｅ３の読出が制御されている状態を示したタイムチ
ャート。
【図５】本実施形態の多重化回路により伝送データＡと
情報データＣとが多重化され、これにより出力された多
重化データＢの構成例を示した説明図。
情報データＣとが多重化され、これにより出力された多
重化データＢの構成例を示した説明図。
【図６】本実施形態によるバッファ読出制御の手順説明
図。
図。
１ 多重化回路 ２ データ制御回路 ３ 伝送データ入力端 ４ 多重化データ出力端 ５ 情報入力端 ６ 制御信号入力端 ２１ バッファ読出回路 Ａ伝送データ Ｂ 多重化データ Ｃ 情報データ Ｄ制御信号 Ｅｌ〜Ｅｎ データ Ｆｌ〜Ｆｎ バッファ
Claims (4)
- 【請求項１】 到来する任意長のパラレルデータを予め
割り当てられたメモリに格納する第１の手段と、 前記メモリにデータが格納されたか否かを監視する第２
の手段と、 前記メモリにデータが格納された場合は、予め定められ
た順序で前記メモリからデータを読み出してシリアルデ
ータとして出力するとともに読出が完了したデータをメ
モリから削除する第３の手段とを有することを特徴とす
る優先順位付データ変換装置。 - 【請求項２】 前記任意長のパラレルデータを前記メモ
リに格納する際に、前記任意長のデータを所定のデータ
長に調整して格納する手段を更に有することを特徴とす
る請求項１記載の優先順位付データ変換装置。 - 【請求項３】 前記所定のデータ長は、前記シリアルデ
ータを多重化する領域のｎ倍（ｎは自然数）であること
を特徴とする請求項１又は２記載の優先順位付データ変
換装置。 - 【請求項４】 前記シリアルデータを多重化する領域
は、ヘッダ部とデータ部とから構成される伝送データの
前記ヘッダ部であることを特徴とする請求項１ないし３
のいずれかの項記載の優先順位付データ変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22628395A JPH0973388A (ja) | 1995-09-04 | 1995-09-04 | 優先順位付データ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22628395A JPH0973388A (ja) | 1995-09-04 | 1995-09-04 | 優先順位付データ変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0973388A true JPH0973388A (ja) | 1997-03-18 |
Family
ID=16842792
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22628395A Pending JPH0973388A (ja) | 1995-09-04 | 1995-09-04 | 優先順位付データ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0973388A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7577956B2 (en) * | 2001-02-22 | 2009-08-18 | International Business Machines Corporation | Method, system and program storage device for accessing memory to perform messaging using a channel coupled to a sender and a receiver |
| US10257795B2 (en) | 2014-05-28 | 2019-04-09 | Kabushiki Kaisha Toshiba | Signal conversion apparatus, signal restoration apparatus and information processing apparatus |
-
1995
- 1995-09-04 JP JP22628395A patent/JPH0973388A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7577956B2 (en) * | 2001-02-22 | 2009-08-18 | International Business Machines Corporation | Method, system and program storage device for accessing memory to perform messaging using a channel coupled to a sender and a receiver |
| US10257795B2 (en) | 2014-05-28 | 2019-04-09 | Kabushiki Kaisha Toshiba | Signal conversion apparatus, signal restoration apparatus and information processing apparatus |
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