JPH10247713A - 半導体素子、半導体装置及びこれらの製造方法 - Google Patents
半導体素子、半導体装置及びこれらの製造方法Info
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- JPH10247713A JPH10247713A JP9050534A JP5053497A JPH10247713A JP H10247713 A JPH10247713 A JP H10247713A JP 9050534 A JP9050534 A JP 9050534A JP 5053497 A JP5053497 A JP 5053497A JP H10247713 A JPH10247713 A JP H10247713A
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- H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink
Landscapes
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Abstract
(57)【要約】
【課題】 半導体装置の高周波特性を向上させる。
【解決手段】 半導体素子内部に、ｐ+型シリコン基板
１０とｐ+型エミッタ埋込領域１４とｐ+型エミッタ引出
領域２０とからなるエミッタ導通部を形成する。そし
て、この半導体素子のｐ+型シリコン基板１０をエミッ
タリードフレームＥＲＦにダイボンディングして、エミ
ッタ電極ＥとエミッタリードフレームＥＲＦとを、この
エミッタ導通部で電気的に接続する。これにより、エミ
ッタ電極ＥとエミッタリードフレームＥＲＦとを接続す
るエミッタボンディングワイヤを廃止することができ、
このエミッタボンディングワイヤにより生ずるインピー
ダンスを無くすことができるので、半導体装置の高周波
特性を向上させることができる。
１０とｐ+型エミッタ埋込領域１４とｐ+型エミッタ引出
領域２０とからなるエミッタ導通部を形成する。そし
て、この半導体素子のｐ+型シリコン基板１０をエミッ
タリードフレームＥＲＦにダイボンディングして、エミ
ッタ電極ＥとエミッタリードフレームＥＲＦとを、この
エミッタ導通部で電気的に接続する。これにより、エミ
ッタ電極ＥとエミッタリードフレームＥＲＦとを接続す
るエミッタボンディングワイヤを廃止することができ、
このエミッタボンディングワイヤにより生ずるインピー
ダンスを無くすことができるので、半導体装置の高周波
特性を向上させることができる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体素子、半導体
装置及びこれらの製造方法に関するものであり、特に、
高周波ディスクリートｎｐｎトランジスタに係る半導体
素子、この半導体素子をボンディングした半導体装置及
びこれらの製造方法に関する。
装置及びこれらの製造方法に関するものであり、特に、
高周波ディスクリートｎｐｎトランジスタに係る半導体
素子、この半導体素子をボンディングした半導体装置及
びこれらの製造方法に関する。
【０００２】
【従来の技術】高周波信号の増幅に用いられる半導体素
子として、例えば、高周波ディスクリートｎｐｎトラン
ジスタがある。このような高周波信号の増幅にｎｐｎト
ランジスタを用いる場合、このｎｐｎトランジスタのエ
ミッタを接地して使用する。このようなｎｐｎトランジ
スタに係る半導体素子をボンディングした半導体装置を
図１１及び図１２に示す。これらの図のうち、図１１は
この半導体装置の断面を概念的に示す図であり、図１２
はこの半導体装置を上側から見た状態を概念的に示す平
面図である。
子として、例えば、高周波ディスクリートｎｐｎトラン
ジスタがある。このような高周波信号の増幅にｎｐｎト
ランジスタを用いる場合、このｎｐｎトランジスタのエ
ミッタを接地して使用する。このようなｎｐｎトランジ
スタに係る半導体素子をボンディングした半導体装置を
図１１及び図１２に示す。これらの図のうち、図１１は
この半導体装置の断面を概念的に示す図であり、図１２
はこの半導体装置を上側から見た状態を概念的に示す平
面図である。
【０００３】特に図１１からわかるように、ｎｐｎトラ
ンジスタの上部には、エミッタ電極Ｅと、ベース電極Ｂ
と、コレクタ電極Ｃと、が設けられている。これらの電
極ＥＢ、Ｃは、それぞれ、ボンディングワイヤＥＷ、Ｂ
Ｗ、ＣＷを介して、リードフレームＥＲＦ、ＢＲＦ、Ｃ
ＲＦと接続されている。この図１１においては、これら
の接続関係を明らかにするために、後述するボンディン
グパッドＥＰ、ＢＰ、ＣＰは省略している。
ンジスタの上部には、エミッタ電極Ｅと、ベース電極Ｂ
と、コレクタ電極Ｃと、が設けられている。これらの電
極ＥＢ、Ｃは、それぞれ、ボンディングワイヤＥＷ、Ｂ
Ｗ、ＣＷを介して、リードフレームＥＲＦ、ＢＲＦ、Ｃ
ＲＦと接続されている。この図１１においては、これら
の接続関係を明らかにするために、後述するボンディン
グパッドＥＰ、ＢＰ、ＣＰは省略している。
【０００４】より詳しくは、図１２からわかるように、
エミッタ電極ＥはエミッタボンディングパッドＥＰ、Ｅ
Ｐに接続されており、ベース電極Ｂはベースボンディン
グパッドＢＰに接続されており、コレクタ電極Ｃはコレ
クタボンディングパッドＣＰに接続されている。さら
に、エミッタボンディングパッドＥＰ、ＥＰは、エミッ
タボンディングワイヤＥＷ、ＥＷで、エミッタリードフ
レームＥＲＦと接続されている。ベースボンディングパ
ッドＢＰは、ベースボンディングワイヤＢＷで、ベース
リードフレームＢＲＦと接続されている。コレクタボン
ディングパッドＣＰは、コレクタボンディングワイヤＣ
Ｗで、コレクタリードフレームＣＲＦと接続されてい
る。これら、ベースリードフレームＢＲＦ、コレクタリ
ードフレームＣＲＥの一端部と、エミッタリードフレー
ムＥＲＦの両端部とは、それぞれ、パッケージＰＧから
露出し、配線基板等へ接続可能になっている。
エミッタ電極ＥはエミッタボンディングパッドＥＰ、Ｅ
Ｐに接続されており、ベース電極Ｂはベースボンディン
グパッドＢＰに接続されており、コレクタ電極Ｃはコレ
クタボンディングパッドＣＰに接続されている。さら
に、エミッタボンディングパッドＥＰ、ＥＰは、エミッ
タボンディングワイヤＥＷ、ＥＷで、エミッタリードフ
レームＥＲＦと接続されている。ベースボンディングパ
ッドＢＰは、ベースボンディングワイヤＢＷで、ベース
リードフレームＢＲＦと接続されている。コレクタボン
ディングパッドＣＰは、コレクタボンディングワイヤＣ
Ｗで、コレクタリードフレームＣＲＦと接続されてい
る。これら、ベースリードフレームＢＲＦ、コレクタリ
ードフレームＣＲＥの一端部と、エミッタリードフレー
ムＥＲＦの両端部とは、それぞれ、パッケージＰＧから
露出し、配線基板等へ接続可能になっている。
【０００５】
【発明が解決しようとする課題】従来の半導体装置にお
いては、上述のように、ｎｐｎトランジスタの各電極
Ｅ、Ｂ、Ｃと各リードフレームＥＲＦ、ＢＲＦ、ＣＲＦ
との間は、ボンディングワイヤＥＷ、ＢＷ、ＣＷによっ
て接続されている。しかし、これらのボンディングワイ
ヤＥＷ、ＢＷ、ＣＷには、余分なインピーダンスが存在
するため、このｎｐｎトランジスタの高周波特性を落と
す原因となっている。すなわち、このボンディングワイ
ヤＥＷ、ＢＷ、ＣＷ自体の磁界の影響によりインダクタ
ンスが生じ、このインダクタンスが余分なインピーダン
スとなる。このインピーダンスがｎｐｎトランジスタの
高周波特性、つまり、高周波帯域における電流増幅度を
落とす原因となっているのである。特に、上述のよう
に、ｎｐｎトランジスタをエミッタ接地回路として用い
ると、これらのボンディングワイヤＥＷ、ＢＷ、ＣＷの
うち、エミッタボンディングワイヤＥＷのインピーダン
スの影響が一番大きいことが知られている。また、図１
２からもわかるように、エミッタボンディングパッドＥ
ＰとエミッタリードフレームＥＲＦとの間は、通常、２
本のワイヤで接続されており、このため、これらのエミ
ッタボンディングワイヤＥＷ、ＥＷの磁界の影響は、他
のボンディングワイヤＢＷ、ＣＷよりも非常に大きいこ
とも知られている。
いては、上述のように、ｎｐｎトランジスタの各電極
Ｅ、Ｂ、Ｃと各リードフレームＥＲＦ、ＢＲＦ、ＣＲＦ
との間は、ボンディングワイヤＥＷ、ＢＷ、ＣＷによっ
て接続されている。しかし、これらのボンディングワイ
ヤＥＷ、ＢＷ、ＣＷには、余分なインピーダンスが存在
するため、このｎｐｎトランジスタの高周波特性を落と
す原因となっている。すなわち、このボンディングワイ
ヤＥＷ、ＢＷ、ＣＷ自体の磁界の影響によりインダクタ
ンスが生じ、このインダクタンスが余分なインピーダン
スとなる。このインピーダンスがｎｐｎトランジスタの
高周波特性、つまり、高周波帯域における電流増幅度を
落とす原因となっているのである。特に、上述のよう
に、ｎｐｎトランジスタをエミッタ接地回路として用い
ると、これらのボンディングワイヤＥＷ、ＢＷ、ＣＷの
うち、エミッタボンディングワイヤＥＷのインピーダン
スの影響が一番大きいことが知られている。また、図１
２からもわかるように、エミッタボンディングパッドＥ
ＰとエミッタリードフレームＥＲＦとの間は、通常、２
本のワイヤで接続されており、このため、これらのエミ
ッタボンディングワイヤＥＷ、ＥＷの磁界の影響は、他
のボンディングワイヤＢＷ、ＣＷよりも非常に大きいこ
とも知られている。
【０００６】そこで本発明は、高周波信号の増幅等に使
用される高周波ディスクリートｎｐｎトランジスタ等の
半導体素子において、エミッタボンディングワイヤＥ
Ｗ、ＥＷを廃止することにより、高周波特性を向上させ
ることを目的とする。すなわち、エミッタボンディング
ワイヤＥＷ、ＥＷを廃止して、これらエミッタボンディ
ングワイヤＥＷ、ＥＷに生ずるインピーダンスを無くす
ことにより、半導体素子の高周波特性を向上させること
を目的とする。つまり、エミッタボンディングワイヤＥ
Ｗ、ＥＷ自体の磁界の影響により生ずるインダクタンス
を無くすことを目的とする。
用される高周波ディスクリートｎｐｎトランジスタ等の
半導体素子において、エミッタボンディングワイヤＥ
Ｗ、ＥＷを廃止することにより、高周波特性を向上させ
ることを目的とする。すなわち、エミッタボンディング
ワイヤＥＷ、ＥＷを廃止して、これらエミッタボンディ
ングワイヤＥＷ、ＥＷに生ずるインピーダンスを無くす
ことにより、半導体素子の高周波特性を向上させること
を目的とする。つまり、エミッタボンディングワイヤＥ
Ｗ、ＥＷ自体の磁界の影響により生ずるインダクタンス
を無くすことを目的とする。
【０００７】
【課題を解決するための手段】上記課題を解決するた
め、本発明に係る半導体素子は、複数の電極を有し、リ
ードフレーム上に載置される、半導体素子であって、前
記電極のうちの１つの電極と前記リードフレームとの間
を電気的に接続する導通部を内部に形成することによ
り、前記１つの電極と前記リードフレームとを接続する
ボンディングワイヤを不要にしたことを特徴とするもの
である。
め、本発明に係る半導体素子は、複数の電極を有し、リ
ードフレーム上に載置される、半導体素子であって、前
記電極のうちの１つの電極と前記リードフレームとの間
を電気的に接続する導通部を内部に形成することによ
り、前記１つの電極と前記リードフレームとを接続する
ボンディングワイヤを不要にしたことを特徴とするもの
である。
【０００８】
【発明の実施の形態】本実施形態に係る半導体装置は、
ｎｐｎトランジスタの内部にエミッタ導通部を形成し、
このエミッタ導通部でエミッタ電極とエミッタリードフ
レームとを電気的に接続することにより、エミッタボン
ディングワイヤを廃止するようにしたものである。
ｎｐｎトランジスタの内部にエミッタ導通部を形成し、
このエミッタ導通部でエミッタ電極とエミッタリードフ
レームとを電気的に接続することにより、エミッタボン
ディングワイヤを廃止するようにしたものである。
【０００９】まず、本発明の実施形態に係る半導体装置
の構造を、図１及び図２に基づいて説明する。これらの
図のうち、図１は本実施形態に係る半導体素子である高
周波ディスクリードｎｐｎトランジスタをダイボンディ
ングした半導体装置の断面を概念的に示す図であり、図
２はこの半導体装置を上側から見た状態を平面的に示す
概念図である。本実施形態に係る半導体装置は、半導体
素子の内部に、エミッタ電極Ｅとエミッタリードフレー
ムＥＲＦとを電気的に接続するための、ｐ+型シリコン
基板１０とｐ+型エミッタ埋込領域１４とｐ+型エミッタ
引出領域１４とからなる導通部を形成することにより、
エミッタボンディングワイヤを廃止して、エミッタボン
ディングワイヤにより生ずるインピーダンスを無くし、
半導体装置の高周波特性を向上させたものである。
の構造を、図１及び図２に基づいて説明する。これらの
図のうち、図１は本実施形態に係る半導体素子である高
周波ディスクリードｎｐｎトランジスタをダイボンディ
ングした半導体装置の断面を概念的に示す図であり、図
２はこの半導体装置を上側から見た状態を平面的に示す
概念図である。本実施形態に係る半導体装置は、半導体
素子の内部に、エミッタ電極Ｅとエミッタリードフレー
ムＥＲＦとを電気的に接続するための、ｐ+型シリコン
基板１０とｐ+型エミッタ埋込領域１４とｐ+型エミッタ
引出領域１４とからなる導通部を形成することにより、
エミッタボンディングワイヤを廃止して、エミッタボン
ディングワイヤにより生ずるインピーダンスを無くし、
半導体装置の高周波特性を向上させたものである。
【００１０】より詳しくは、図１からわかるように、高
濃度のｐ+型シリコン基板１０の上には、低濃度のｐ-型
第１エピタキシャル層１２が形成されている。このｐ-
型第１エピタキシャル層１２の図中左側には、高濃度の
ｐ+型エミッタ埋込領域１４が形成されている。また、
このｐ-型第１エピタキシャル層１２の上には、ｎ型第
２エピタキシャル層１６が形成されている。図中中央に
おけるこれらｐ-型第１エピタキシャル層１２とｎ型第
２エピタキシャル層１６との間には、高濃度のｎ+型コ
レクタ埋込領域１８が形成されている。ｎ型第２エピタ
キシャル層１６の左右両側には、それぞれ、高濃度のｐ
+型エミッタ引出領域２０、高濃度のｐ+型拡散層２２が
形成されている。前述のｐ+型シリコン基板１０とｐ+型
エミッタ埋込領域１４とｐ+型エミッタ引出領域２０と
で、後述するエミッタ電極Ｅとエミッタリードフレーム
ＥＲＦとの間を電気的に接続するエミッタ導通部が形成
されている。前述のｎ型第２エピタキシャル層１６の表
面側には、フィールド酸化膜２４ａ乃至２４ｄが形成さ
れている。これらフィールド酸化膜２４ａ乃至２４ｄの
うち、フィールド酸化膜２４ｃと２４ｄとの間のｎ型第
２エピタキシャル層１６には、コレクタ引き出し用の高
濃度のｎ+型コレクタ引出領域２６が形成されている。
フィールド酸化膜２４ｂと２４ｃとの間のｎ型第２エピ
タキシャル層１６は、コレクタ領域１６ａとして機能す
るようになっている。このｎ型コレクタ領域１６ａに
は、ｐ型ベース領域２８が形成され、このｐ型ベース領
域２８の表面側には、ｎ型エミッタ領域３０が形成され
ている。
濃度のｐ+型シリコン基板１０の上には、低濃度のｐ-型
第１エピタキシャル層１２が形成されている。このｐ-
型第１エピタキシャル層１２の図中左側には、高濃度の
ｐ+型エミッタ埋込領域１４が形成されている。また、
このｐ-型第１エピタキシャル層１２の上には、ｎ型第
２エピタキシャル層１６が形成されている。図中中央に
おけるこれらｐ-型第１エピタキシャル層１２とｎ型第
２エピタキシャル層１６との間には、高濃度のｎ+型コ
レクタ埋込領域１８が形成されている。ｎ型第２エピタ
キシャル層１６の左右両側には、それぞれ、高濃度のｐ
+型エミッタ引出領域２０、高濃度のｐ+型拡散層２２が
形成されている。前述のｐ+型シリコン基板１０とｐ+型
エミッタ埋込領域１４とｐ+型エミッタ引出領域２０と
で、後述するエミッタ電極Ｅとエミッタリードフレーム
ＥＲＦとの間を電気的に接続するエミッタ導通部が形成
されている。前述のｎ型第２エピタキシャル層１６の表
面側には、フィールド酸化膜２４ａ乃至２４ｄが形成さ
れている。これらフィールド酸化膜２４ａ乃至２４ｄの
うち、フィールド酸化膜２４ｃと２４ｄとの間のｎ型第
２エピタキシャル層１６には、コレクタ引き出し用の高
濃度のｎ+型コレクタ引出領域２６が形成されている。
フィールド酸化膜２４ｂと２４ｃとの間のｎ型第２エピ
タキシャル層１６は、コレクタ領域１６ａとして機能す
るようになっている。このｎ型コレクタ領域１６ａに
は、ｐ型ベース領域２８が形成され、このｐ型ベース領
域２８の表面側には、ｎ型エミッタ領域３０が形成され
ている。
【００１１】前述のｎ型第２エピタキシャル層１６の上
には、開孔３２ａ乃至３２ｄを有する層間絶縁膜３２が
形成されている。これらの開孔３２ａ乃至３２ｄのう
ち、開孔３２ｂ部分には、ポリシリコン層３４が形成さ
れている。このポリシリコン層３４の上側には、配線層
３６が形成されている。これらポリシリコン層３４と配
線層３６とでエミッタ電極Ｅが形成されている。このエ
ミッタ電極Ｅの配線層３６は図中左側へ延出しており、
層間絶縁膜３２の開孔３２ａを通じてｐ+型エミッタ引
出領域２０に接続されている。前述のｐ型ベース領域２
８の外周側の上にはポリシリコン層３８が形成されてい
る。このポリシリコン層３８は図中右側へ延出し、前述
の層間絶縁膜３２の開孔３２ｃを通じて、配線層４０と
接続されている。これらポリシリコン層３８と配線層４
０とでベース電極Ｂが形成されている。図中右側のｎ+
型コレクタ引出領域２６の上の開孔３２ｄ部分には、ポ
リシリコン層４２が形成されており、このポリシリコン
層４２の上には配線層４４が形成されている。これらポ
リシリコン層４２と配線層４４とで、コレクタ電極Ｃが
形成されている。
には、開孔３２ａ乃至３２ｄを有する層間絶縁膜３２が
形成されている。これらの開孔３２ａ乃至３２ｄのう
ち、開孔３２ｂ部分には、ポリシリコン層３４が形成さ
れている。このポリシリコン層３４の上側には、配線層
３６が形成されている。これらポリシリコン層３４と配
線層３６とでエミッタ電極Ｅが形成されている。このエ
ミッタ電極Ｅの配線層３６は図中左側へ延出しており、
層間絶縁膜３２の開孔３２ａを通じてｐ+型エミッタ引
出領域２０に接続されている。前述のｐ型ベース領域２
８の外周側の上にはポリシリコン層３８が形成されてい
る。このポリシリコン層３８は図中右側へ延出し、前述
の層間絶縁膜３２の開孔３２ｃを通じて、配線層４０と
接続されている。これらポリシリコン層３８と配線層４
０とでベース電極Ｂが形成されている。図中右側のｎ+
型コレクタ引出領域２６の上の開孔３２ｄ部分には、ポ
リシリコン層４２が形成されており、このポリシリコン
層４２の上には配線層４４が形成されている。これらポ
リシリコン層４２と配線層４４とで、コレクタ電極Ｃが
形成されている。
【００１２】上述のベース電極Ｂには、ベースボンディ
ングワイヤＢＷの一端が接続され、このベースボンディ
ングワイヤの他端は、ベースリードフレームＢＲＦに接
続されている。また、コレクタ電極Ｃには、コレクタボ
ンディングワイヤＣＷの一端が接続され、このコレクタ
ボンディングワイヤＣＷの他端は、コレクタリードフレ
ームＣＲＦに接続されている。この図１においては、こ
れらの電極とリードフレームとの間の接続関係を明らか
にするため、ボンディングパッドは省略している。
ングワイヤＢＷの一端が接続され、このベースボンディ
ングワイヤの他端は、ベースリードフレームＢＲＦに接
続されている。また、コレクタ電極Ｃには、コレクタボ
ンディングワイヤＣＷの一端が接続され、このコレクタ
ボンディングワイヤＣＷの他端は、コレクタリードフレ
ームＣＲＦに接続されている。この図１においては、こ
れらの電極とリードフレームとの間の接続関係を明らか
にするため、ボンディングパッドは省略している。
【００１３】より詳しくは、図２からもわかるように、
ベース電極ＢはベースボンディングパッドＢＰに接続さ
れており、このベースボンディングパッドＢＰを介して
ベースボンディングワイヤＢＷにより、ベースリードフ
レームＢＲＦに接続されている。また、コレクタ電極Ｃ
はコレクタボンディングパッドＢＰに接続されており、
このコレクタボンディングパッドＢＰを介してコレクタ
ボンディングワイヤＣＷにより、コレクタリードフレー
ムＣＲＦに接続されている。これらのベースリードフレ
ームＢＲＦとコレクタリードフレームＣＲＦとは、その
一端が、パッケージＰＧから露出するように形成されて
いる。また、これらのベースリードフレームＢＲＦとコ
レクタリードフレームＣＲＦとの間を斜めに横切る形
で、エミッタリードフレームＥＲＦが形成されている。
このエミッタリードフレームＥＲＦは、その両端が、パ
ッケージＰＧから露出するように形成されている。図１
からもわかるように、このエミッタリードフレームＥＲ
Ｆには、ｎｐｎトランジスタが載置されている。すなわ
ち、このエミッタリードフレームＥＲＦには、ｎｐｎト
ランジスタのｐ+型シリコン基板１０がダイボンディン
グされている。
ベース電極ＢはベースボンディングパッドＢＰに接続さ
れており、このベースボンディングパッドＢＰを介して
ベースボンディングワイヤＢＷにより、ベースリードフ
レームＢＲＦに接続されている。また、コレクタ電極Ｃ
はコレクタボンディングパッドＢＰに接続されており、
このコレクタボンディングパッドＢＰを介してコレクタ
ボンディングワイヤＣＷにより、コレクタリードフレー
ムＣＲＦに接続されている。これらのベースリードフレ
ームＢＲＦとコレクタリードフレームＣＲＦとは、その
一端が、パッケージＰＧから露出するように形成されて
いる。また、これらのベースリードフレームＢＲＦとコ
レクタリードフレームＣＲＦとの間を斜めに横切る形
で、エミッタリードフレームＥＲＦが形成されている。
このエミッタリードフレームＥＲＦは、その両端が、パ
ッケージＰＧから露出するように形成されている。図１
からもわかるように、このエミッタリードフレームＥＲ
Ｆには、ｎｐｎトランジスタが載置されている。すなわ
ち、このエミッタリードフレームＥＲＦには、ｎｐｎト
ランジスタのｐ+型シリコン基板１０がダイボンディン
グされている。
【００１４】次に、上述の半導体装置の製造工程を図３
乃至図１０に基づいて説明する。まず、図３からわかる
ように、ｐ+型シリコン基板１０の上に、エピタキシャ
ル成長法により、ｐ-型第１エピタキシャル層１２を形
成する。次に、写真蝕刻法とイオン打ち込み法により、
Ａｓ+、Ｐ+等のｎ型不純物をｐ-型第１エピタキシャル
層１２の図中中央部分に選択的にドープして、ｎ+型コ
レクタ埋込領域１８を形成する。同様に、写真蝕刻法と
イオン打ち込み法により、Ｂ+等のｐ型不純物をｐ-型第
１エピタキシャル層１２の図中左側に選択的にドープし
て、ｐ+型エミッタ埋込領域１４を形成する。次に、熱
処理をすることにより、これらｐ+型エミッタ埋込領域
１４とｎ+型コレクタ埋込領域１８との結晶を回復させ
る。以上の工程により図３に示す中間半導体素子が得ら
れる。
乃至図１０に基づいて説明する。まず、図３からわかる
ように、ｐ+型シリコン基板１０の上に、エピタキシャ
ル成長法により、ｐ-型第１エピタキシャル層１２を形
成する。次に、写真蝕刻法とイオン打ち込み法により、
Ａｓ+、Ｐ+等のｎ型不純物をｐ-型第１エピタキシャル
層１２の図中中央部分に選択的にドープして、ｎ+型コ
レクタ埋込領域１８を形成する。同様に、写真蝕刻法と
イオン打ち込み法により、Ｂ+等のｐ型不純物をｐ-型第
１エピタキシャル層１２の図中左側に選択的にドープし
て、ｐ+型エミッタ埋込領域１４を形成する。次に、熱
処理をすることにより、これらｐ+型エミッタ埋込領域
１４とｎ+型コレクタ埋込領域１８との結晶を回復させ
る。以上の工程により図３に示す中間半導体素子が得ら
れる。
【００１５】次に図４からわかるように、この中間半導
体素子の上にエピタキシャル成長法により、ｎ型第２エ
ピタキシャル層１６を形成する。以上の工程により図４
に示す中間半導体素子が得られる。
体素子の上にエピタキシャル成長法により、ｎ型第２エ
ピタキシャル層１６を形成する。以上の工程により図４
に示す中間半導体素子が得られる。
【００１６】次に図５からわかるように、ｎ型第２エピ
タキシャル層１６の図中右側に、写真蝕刻法とイオン打
ち込み法により、Ａｓ+、Ｐ+等のｎ型不純物をドープし
て、ｎ+型コレクタ引出領域２６を形成する。同様に、
ｎ型第２エピタキシャル層１６の左右両端側に、写真蝕
刻法とイオン打ち込み法により、Ｂ+等のｐ型不純物を
ドープして、ｐ+型エミッタ引出領域２０とｐ+型拡散層
２２を形成する。次に、熱処理をすることにより、これ
らｎ+型コレクタ引出領域２６とｐ+型エミッタ引出領域
２０とｐ+型拡散層２２との結晶を回復させる。以上の
工程により図５に示す中間半導体素子が得られる。
タキシャル層１６の図中右側に、写真蝕刻法とイオン打
ち込み法により、Ａｓ+、Ｐ+等のｎ型不純物をドープし
て、ｎ+型コレクタ引出領域２６を形成する。同様に、
ｎ型第２エピタキシャル層１６の左右両端側に、写真蝕
刻法とイオン打ち込み法により、Ｂ+等のｐ型不純物を
ドープして、ｐ+型エミッタ引出領域２０とｐ+型拡散層
２２を形成する。次に、熱処理をすることにより、これ
らｎ+型コレクタ引出領域２６とｐ+型エミッタ引出領域
２０とｐ+型拡散層２２との結晶を回復させる。以上の
工程により図５に示す中間半導体素子が得られる。
【００１７】次に図６からわかるように、ＬＯＣＯＳ法
によりＳｉＯ2からなるフィールド酸化膜２４ａ乃至２
４ｄを形成する。これにより、これらのフィールド酸化
膜２４ｂと２４ｃとの間のｎ型第２エピタキシャル層１
６が、ｎ型コレクタ領域１６ａとなる。続いて、このｎ
型コレクタ領域１６ａに、写真蝕刻法とイオン打ち込み
法により、Ｂ+等のｐ型不純物をドープすることによ
り、ｐ型ベース領域２８Ａを形成する。次に、熱処理を
することにより、このｐ型ベース領域２８Ａの結晶を回
復させる。以上の工程により図６に示す中間半導体素子
が得られる。
によりＳｉＯ2からなるフィールド酸化膜２４ａ乃至２
４ｄを形成する。これにより、これらのフィールド酸化
膜２４ｂと２４ｃとの間のｎ型第２エピタキシャル層１
６が、ｎ型コレクタ領域１６ａとなる。続いて、このｎ
型コレクタ領域１６ａに、写真蝕刻法とイオン打ち込み
法により、Ｂ+等のｐ型不純物をドープすることによ
り、ｐ型ベース領域２８Ａを形成する。次に、熱処理を
することにより、このｐ型ベース領域２８Ａの結晶を回
復させる。以上の工程により図６に示す中間半導体素子
が得られる。
【００１８】次に図７からわかるように、この中間半導
体素子の上に、ＬＰＣＶＤ法により、Ｂ+等のｐ型不純
物をドーピングしつつ、ポリシリコン膜を形成し、この
ポリシリコン膜を写真蝕刻法とＲＩＥにより選択的にエ
ッチングして、ポリシリコン層３８を形成する。このポ
リシリコン層３８は、中央部近傍に開孔３８Ａを有する
ドーナッツ形状に形成される。続いて、この中間半導体
素子の上に、熱酸化により、ＳｉＯ2からなる層間絶縁
膜３２を形成する。この熱酸化の際には、ポリシリコン
層３８にドーピングされたｐ型不純物が熱拡散して、ｐ
型ベース領域２８Ａの外周側にｐ型拡散領域２８Ｂが形
成され、このｐ型拡散領域２８Ｂを備えたｐ型ベース領
域２８が形成される。前述の層間絶縁膜３２に、写真蝕
刻法とＲＩＥにより、開孔３２ｂ、３２ｄを形成する。
これにより、それぞれ、ｐ型ベース領域２８とｎ+型コ
レクタ引出領域２６とを露出させる。以上の工程により
図７に示す中間半導体素子が得られる。なお、層間絶縁
膜３２をＣＶＤ法により形成することも可能であるが、
その場合は、ｐ型ベース領域２８のｐ型拡散領域２８Ｂ
を形成するために、別途、熱処理が必要となる。
体素子の上に、ＬＰＣＶＤ法により、Ｂ+等のｐ型不純
物をドーピングしつつ、ポリシリコン膜を形成し、この
ポリシリコン膜を写真蝕刻法とＲＩＥにより選択的にエ
ッチングして、ポリシリコン層３８を形成する。このポ
リシリコン層３８は、中央部近傍に開孔３８Ａを有する
ドーナッツ形状に形成される。続いて、この中間半導体
素子の上に、熱酸化により、ＳｉＯ2からなる層間絶縁
膜３２を形成する。この熱酸化の際には、ポリシリコン
層３８にドーピングされたｐ型不純物が熱拡散して、ｐ
型ベース領域２８Ａの外周側にｐ型拡散領域２８Ｂが形
成され、このｐ型拡散領域２８Ｂを備えたｐ型ベース領
域２８が形成される。前述の層間絶縁膜３２に、写真蝕
刻法とＲＩＥにより、開孔３２ｂ、３２ｄを形成する。
これにより、それぞれ、ｐ型ベース領域２８とｎ+型コ
レクタ引出領域２６とを露出させる。以上の工程により
図７に示す中間半導体素子が得られる。なお、層間絶縁
膜３２をＣＶＤ法により形成することも可能であるが、
その場合は、ｐ型ベース領域２８のｐ型拡散領域２８Ｂ
を形成するために、別途、熱処理が必要となる。
【００１９】次に図８からわかるように、ＬＰＣＶＤ法
により、Ａｓ等をドーピングしつつ、ポリシリコン膜を
形成し、このポリシリコン膜を写真蝕刻法とＲＩＥによ
り選択的にエッチングして、開孔３２ｂ、３２ｄ部分に
ポリシリコン層３４、４２を形成する。続いて、この中
間半導体素子を熱処理することにより、ポリシリコン層
３４にドーピングされたＡｓ等を熱拡散させて、ｎ型エ
ミッタ領域３０を形成する。以上の工程により図８に示
す中間半導体素子が得られる。
により、Ａｓ等をドーピングしつつ、ポリシリコン膜を
形成し、このポリシリコン膜を写真蝕刻法とＲＩＥによ
り選択的にエッチングして、開孔３２ｂ、３２ｄ部分に
ポリシリコン層３４、４２を形成する。続いて、この中
間半導体素子を熱処理することにより、ポリシリコン層
３４にドーピングされたＡｓ等を熱拡散させて、ｎ型エ
ミッタ領域３０を形成する。以上の工程により図８に示
す中間半導体素子が得られる。
【００２０】次に図９からわかるように、前述の層間絶
縁膜３２に、写真蝕刻法とＲＩＥにより、開孔３２ａ、
３２ｃを形成する。これにより、それぞれ、ｐ+型エミ
ッタ引出領域２０とポリシリコン層３８とを露出させ
る。以上の工程により図９に示す中間半導体素子が得ら
れる。
縁膜３２に、写真蝕刻法とＲＩＥにより、開孔３２ａ、
３２ｃを形成する。これにより、それぞれ、ｐ+型エミ
ッタ引出領域２０とポリシリコン層３８とを露出させ
る。以上の工程により図９に示す中間半導体素子が得ら
れる。
【００２１】次に図１０からわかるように、Ａｌ、Ａｕ
等からなる配線用膜ＷＭを、スパッタリングにより形成
する。次に、この配線用膜ＷＭを、写真蝕刻法とＲＩＥ
により選択的にエッチングすることにより、配線層３
６、４０、４４を形成する。これらのうち、配線層３６
とポリシリコン層３４とによりエミッタ電極Ｅが形成さ
れ、配線層４０とポリシリコン層３８とによりベース電
極Ｂが形成され、配線層４４とポリシリコン層４２とに
よりコレクタ電極Ｃが形成される。以上の工程により図
１０に示す半導体素子が得られる。
等からなる配線用膜ＷＭを、スパッタリングにより形成
する。次に、この配線用膜ＷＭを、写真蝕刻法とＲＩＥ
により選択的にエッチングすることにより、配線層３
６、４０、４４を形成する。これらのうち、配線層３６
とポリシリコン層３４とによりエミッタ電極Ｅが形成さ
れ、配線層４０とポリシリコン層３８とによりベース電
極Ｂが形成され、配線層４４とポリシリコン層４２とに
よりコレクタ電極Ｃが形成される。以上の工程により図
１０に示す半導体素子が得られる。
【００２２】次に、図１及び図２からわかるように、こ
の半導体素子を、エミッタリードフレームＥＲＦに載置
する。すなわち、この半導体素子のｐ+型シリコン基板
１０をエミッタリードフレームＥＲＦにダイボンディン
グする。次に、ベースボンディングパッドＢＰとベース
リードフレームＢＲＦとをベースボンディングワイヤＢ
Ｗでボンディングし、コレクタボンディングパッドＣＰ
とコレクタリードフレームＣＲＦとをコレクタボンディ
ングワイヤＣＷでボンディングする。以上の工程によ
り、図１及び図２に示す半導体装置が得られる。
の半導体素子を、エミッタリードフレームＥＲＦに載置
する。すなわち、この半導体素子のｐ+型シリコン基板
１０をエミッタリードフレームＥＲＦにダイボンディン
グする。次に、ベースボンディングパッドＢＰとベース
リードフレームＢＲＦとをベースボンディングワイヤＢ
Ｗでボンディングし、コレクタボンディングパッドＣＰ
とコレクタリードフレームＣＲＦとをコレクタボンディ
ングワイヤＣＷでボンディングする。以上の工程によ
り、図１及び図２に示す半導体装置が得られる。
【００２３】以上のように、本実施形態に係る半導体装
置においては、エミッタ電極Ｅとエミッタリードフレー
ムＥＲＦとを、エミッタ導通部で電気的に接続すること
とした。すなわち、半導体素子の内部に形成されたｐ+
型エミッタ引出領域２０とｐ+型エミッタ埋込領域１４
とｐ+型シリコン基板１０とからなるエミッタ導通部
で、電気的に接続することとした。このため、従来必要
とされたエミッタ電極ＥとエミッタリードフレームＥＲ
Ｆとを接続するエミッタボンディングワイヤＥＷを不要
とすることができる。このエミッタボンディングワイヤ
ＥＷを不要とすることにより、このエミッタボンディン
グワイヤＥＷのインピーダンスを無くすことができる。
つまり、エミッタボンディングワイヤＥＷ自体の磁界に
より生ずるインダクタンスを無くすことができる。この
ため、このｎｐｎトランジスタを用いた半導体装置の高
周波特性、つまり、高周波帯域における電流増幅率を向
上させることができる。
置においては、エミッタ電極Ｅとエミッタリードフレー
ムＥＲＦとを、エミッタ導通部で電気的に接続すること
とした。すなわち、半導体素子の内部に形成されたｐ+
型エミッタ引出領域２０とｐ+型エミッタ埋込領域１４
とｐ+型シリコン基板１０とからなるエミッタ導通部
で、電気的に接続することとした。このため、従来必要
とされたエミッタ電極ＥとエミッタリードフレームＥＲ
Ｆとを接続するエミッタボンディングワイヤＥＷを不要
とすることができる。このエミッタボンディングワイヤ
ＥＷを不要とすることにより、このエミッタボンディン
グワイヤＥＷのインピーダンスを無くすことができる。
つまり、エミッタボンディングワイヤＥＷ自体の磁界に
より生ずるインダクタンスを無くすことができる。この
ため、このｎｐｎトランジスタを用いた半導体装置の高
周波特性、つまり、高周波帯域における電流増幅率を向
上させることができる。
【００２４】しかも、一般的にＡｕ等の高価な貴金属か
らなるボンディングワイヤを削減することができるの
で、製造原価の低減を図ることができる。さらにまた、
エミッタリードフレームＥＲＦにダイボンディングされ
る半導体素子の底面側を、高濃度のｐ+型シリコン基板
１０で形成し、このｐ+型シリコン基板１０で、エミッ
タ導通部の一部を形成したので、このエミッタ導通部の
抵抗を著しく低減させることができる。
らなるボンディングワイヤを削減することができるの
で、製造原価の低減を図ることができる。さらにまた、
エミッタリードフレームＥＲＦにダイボンディングされ
る半導体素子の底面側を、高濃度のｐ+型シリコン基板
１０で形成し、このｐ+型シリコン基板１０で、エミッ
タ導通部の一部を形成したので、このエミッタ導通部の
抵抗を著しく低減させることができる。
【００２５】なお、本発明は上記実施形態に限定され
ず、種々に変形可能である。例えば、エミッタボンディ
ングワイヤＥＷを廃止するのではなく、ベースボンディ
ングワイヤＢＷやコレクタボンディングワイヤＣＷを廃
止するようにすることもできる。すなわち、半導体素子
内部にベース導通部を形成して、ベース電極Ｂとベース
リードフレームＢＲＦとを電気的に接続するようにする
ことも可能であり、同様に、半導体素子内部にコレクタ
導通部を形成して、コレクタ電極Ｃとコレクタリードフ
レームＣＲＦとを電気的に接続するようにすることも可
能である。
ず、種々に変形可能である。例えば、エミッタボンディ
ングワイヤＥＷを廃止するのではなく、ベースボンディ
ングワイヤＢＷやコレクタボンディングワイヤＣＷを廃
止するようにすることもできる。すなわち、半導体素子
内部にベース導通部を形成して、ベース電極Ｂとベース
リードフレームＢＲＦとを電気的に接続するようにする
ことも可能であり、同様に、半導体素子内部にコレクタ
導通部を形成して、コレクタ電極Ｃとコレクタリードフ
レームＣＲＦとを電気的に接続するようにすることも可
能である。
【００２６】
【発明の効果】本発明によれば、半導体素子の内部に形
成された導通部により、半導体素子とリードフレームと
を電気的に接続するようにして、ボンディングワイヤを
廃止することとした。このため、ボンディングワイヤに
よるインピーダンスを無くして、半導体装置の高周波特
性を向上させることができる。
成された導通部により、半導体素子とリードフレームと
を電気的に接続するようにして、ボンディングワイヤを
廃止することとした。このため、ボンディングワイヤに
よるインピーダンスを無くして、半導体装置の高周波特
性を向上させることができる。
【図１】本発明の実施形態における半導体装置の断面を
概念的に示す図。
概念的に示す図。
【図２】本発明の実施形態における半導体装置を上側か
ら見た状態を概念的に示す図。
ら見た状態を概念的に示す図。
【図３】本発明の実施形態における半導体素子の工程断
面図の一部。
面図の一部。
【図４】本発明の実施形態における半導体素子の工程断
面図の一部。
面図の一部。
【図５】本発明の実施形態における半導体素子の工程断
面図の一部。
面図の一部。
【図６】本発明の実施形態における半導体素子の工程断
面図の一部。
面図の一部。
【図７】本発明の実施形態における半導体素子の工程断
面図の一部。
面図の一部。
【図８】本発明の実施形態における半導体素子の工程断
面図の一部。
面図の一部。
【図９】本発明の実施形態における半導体素子の工程断
面図の一部。
面図の一部。
【図１０】本発明の実施形態における半導体素子の断面
図。
図。
【図１１】従来の半導体装置の断面を概念的に示す図。
【図１２】従来の半導体装置を上側から見た状態を概念
的に示す図。
的に示す図。
Ｅ エミッタ電極 Ｂ ベース電極 Ｃ コレクタ電極 ＥＲＦ エミッタリードフレーム ＢＲＦ ベースリードフレーム ＣＲＥ コレクタリードフレーム ＢＷ ベースボンディングワイヤ ＣＷ コレクタボンディングワイヤ １０ ｐ+型シリコン基板（半導体基板） １４ ｐ+型エミッタ埋込領域 １６ａ ｎ型コレクタ領域 １８ ｎ+型コレクタ埋込領域 ２０ ｐ+型エミッタ引出領域 ２８ ｐ型ベース領域 ３０ ｎ型エミッタ領域
Claims (8)
- 【請求項１】複数の電極を有し、リードフレーム上に載
置される、半導体素子であって、 前記電極のうちの１つの電極と前記リードフレームとの
間を電気的に接続する導通部を内部に形成することによ
り、前記１つの電極と前記リードフレームとを接続する
ボンディングワイヤを不要にしたことを特徴とする半導
体素子。 - 【請求項２】エミッタ電極とコレクタ電極とベース電極
とを有し、リードフレーム上に載置される、半導体素子
であって、 これらの電極のうちのいずれかの電極と、前記リードフ
レームと、を電気的に接続するための導通部を内部に形
成し、 この導通部に接続する電極と前記リードフレームとを接
続するボンディングワイヤを不要にしたこと、 を特徴とする半導体素子。 - 【請求項３】リードフレーム上に載置される半導体素子
であって、 第１導電型の半導体基板と、 この第１導電型の半導体基板上に形成された第１導電型
の第１エピタキシャル層と、 前記第１エピタキシャル層上に形成され、その一部がコ
レクタ領域として機能する、第２導電型の第２エピタキ
シャル層と、 前記第２エピタキシャル層上に形成された、エミッタ電
極、コレクタ電極及びベース電極と、 前記第１エピタキシャル層と前記第２エピタキシャル層
との間に形成され、前記コレクタ領域を電気的に引き出
すための、高濃度の第２導電型のコレクタ埋込領域と、 前記第２エピタキシャル層内に形成され、前記コレクタ
電極と前記コレクタ埋込領域とを接続する高濃度の第２
導電型のコレクタ引出領域と、 前記第２エピタキシャル層の表面部分に形成され、前記
ベース電極と接続する、第１導電型のベース領域と、 前記ベース領域の表面部部に形成され、前記エミッタ電
極と接続する、第２導電型のエミッタ領域と、 前記半導体基板と前記第１エピタキシャル層と前記第２
エピタキシャル層との内部に形成され、前記エミッタ電
極と前記リードフレームとを電気的に接続する、エミッ
タ導通部と、 備えたことを特徴とする半導体素子。 - 【請求項４】前記エミッタ導通部は、 高濃度の第１導電型の半導体基板と、 前記第１エピタキシャル層に形成された高濃度の第１導
電型のエミッタ埋込領域と、 前記第２エピタキシャル層に形成された高濃度の第１導
電型のエミッタ引出領域と、 により構成されたことを特徴とする請求項３に記載の半
導体素子。 - 【請求項５】前記エミッタ電極は、前記エミッタ領域に
電気的に導通するポリシリコン層と、このポリシリコン
層上に被せられた配線層とを有し、 この配線層の一端側を前記エミッタ導通部に電気的に導
通させたことを特徴とする請求項３又は請求項４に記載
の半導体素子。 - 【請求項６】複数の電極を有する半導体素子をリードフ
レーム上に載置した半導体装置であって、 前記電極のうちの１つの電極と前記リードフレームとの
間を電気的に接続する導通部を内部に形成した半導体素
子を、前記リードフレーム上に載置して、前記１つの電
極と前記リードフレームとを電気的に導通することによ
り、 前記１つの電極と前記リードフレームとを接続するボン
ディングワイヤを不要にしたことを特徴とする半導体装
置。 - 【請求項７】第１導電型の半導体基板上に第１導電型の
第１エピタキシャル層を形成する工程と、 前記第１エピタキシャル層に、高濃度の第１導電型のエ
ミッタ埋込領域を形成する工程と、 前記第１エピタキシャル層に、高濃度の第２導電型のコ
レクタ埋込領域を形成する工程と、 前記エピタキシャル層上に第２導電型の第２エピタキシ
ャル層を形成する工程と、 前記第２エピタキシャル層に、高濃度の第２導電型のコ
レクタ引出領域を形成する工程と、 前記第２エピタキシャル層に、高濃度の第１導電型のエ
ミッタ引出領域を形成する工程と、 前記第２エピタキシャル層に、第１導電型のベース領域
を形成する工程と、 前記第２エピタキシャル層の前記ベース領域中に、第２
導電型のエミッタ領域を形成する工程と、 前記コレクタ引出領域に接続するコレクタ電極を形成す
る工程と、 前記ベース領域に接続するベース電極を形成する工程
と、 前記エミッタ領域と前記エミッタ引出領域との双方に接
続するエミッタ電極を形成する工程と、 を備えたことを特徴とする半導体素子の製造方法。 - 【請求項８】請求項７に係る半導体素子をエミッタリー
ドフレームにダイボンディングする工程と、 前記ベース電極とベースリードフレームとをワイヤでボ
ンディングする工程と、 前記コレクタ電極とコレクタリードフレームとをワイヤ
でボンディングする工程と、 をさらに備えたことを特徴とする半導体装置の製造方
法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9050534A JPH10247713A (ja) | 1997-03-05 | 1997-03-05 | 半導体素子、半導体装置及びこれらの製造方法 |
| TW087102920A TW416096B (en) | 1997-03-05 | 1998-02-27 | Semiconductor element, semiconductor device and manufacture thereof |
| KR1019980007023A KR100290189B1 (ko) | 1997-03-05 | 1998-03-04 | 반도체소자,반도체장치및이들의제조방법 |
| US09/035,266 US6188123B1 (en) | 1997-03-05 | 1998-03-05 | Semiconductor element having vertical discrete bipolar transistor and semiconductor device having same |
| CN98106033A CN1129185C (zh) | 1997-03-05 | 1998-03-05 | 半导体器件、半导体装置和它们的制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9050534A JPH10247713A (ja) | 1997-03-05 | 1997-03-05 | 半導体素子、半導体装置及びこれらの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10247713A true JPH10247713A (ja) | 1998-09-14 |
Family
ID=12861675
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9050534A Pending JPH10247713A (ja) | 1997-03-05 | 1997-03-05 | 半導体素子、半導体装置及びこれらの製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6188123B1 (ja) |
| JP (1) | JPH10247713A (ja) |
| KR (1) | KR100290189B1 (ja) |
| CN (1) | CN1129185C (ja) |
| TW (1) | TW416096B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1061572A1 (en) * | 1999-06-16 | 2000-12-20 | STMicroelectronics S.r.l. | Intergrated stucture for radio frequency applications |
| JP2004128142A (ja) * | 2002-10-01 | 2004-04-22 | Nec Compound Semiconductor Devices Ltd | 半導体装置及びその製造方法 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104576715A (zh) * | 2014-07-24 | 2015-04-29 | 上海华虹宏力半导体制造有限公司 | 锗硅异质结双极晶体管及制造方法 |
| JP2018056167A (ja) * | 2016-09-26 | 2018-04-05 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| CN109300984B (zh) * | 2017-07-24 | 2021-03-30 | 李思敏 | 一种双极管 |
| US20200098698A1 (en) * | 2018-09-26 | 2020-03-26 | Intel Corporation | Novel wafer level chip scale package (wlcsp), flip-chip chip scale package (fccsp), and fan out shielding concepts |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6473669A (en) * | 1987-09-14 | 1989-03-17 | Fujitsu Ltd | Semiconductor integrated circuit |
| FR2671346B1 (fr) * | 1991-01-04 | 1993-04-23 | Hoechst France | Procede de transvinylation et son application. |
| KR960000706B1 (ko) * | 1993-07-12 | 1996-01-11 | 한국전기통신공사 | 전력소자용 플라스틱 패키지 구조 및 그 제조방법 |
-
1997
- 1997-03-05 JP JP9050534A patent/JPH10247713A/ja active Pending
-
1998
- 1998-02-27 TW TW087102920A patent/TW416096B/zh not_active IP Right Cessation
- 1998-03-04 KR KR1019980007023A patent/KR100290189B1/ko not_active Expired - Fee Related
- 1998-03-05 CN CN98106033A patent/CN1129185C/zh not_active Expired - Fee Related
- 1998-03-05 US US09/035,266 patent/US6188123B1/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1061572A1 (en) * | 1999-06-16 | 2000-12-20 | STMicroelectronics S.r.l. | Intergrated stucture for radio frequency applications |
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