JPH098122A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH098122A JPH098122A JP18095895A JP18095895A JPH098122A JP H098122 A JPH098122 A JP H098122A JP 18095895 A JP18095895 A JP 18095895A JP 18095895 A JP18095895 A JP 18095895A JP H098122 A JPH098122 A JP H098122A
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- insulating film
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Abstract
(57)【要約】
【目的】 フィールドシールド素子分離を行った半導体
装置の製造方法において、半導体基板の受けるエッチン
グダメージを少なくし、ゲート電極のパターニング時に
多結晶シリコン膜のエッチ残りの発生を防止する。 【構成】 多結晶シリコン膜３および二酸化シリコン膜
４をパターン形成し、このパターンのサイドウォール８
を形成する。トランジスタが形成される中央の多結晶シ
リコン膜３パターン部分を半導体基板１が露出するまで
エッチング除去し、サイドウォール８に囲まれた凹部３
０を形成し、この凹部３０にトランジスタのゲート酸化
膜１２を形成する。サイドウォール形成時の半導体基板
１のエッチングが１回ですむとともに、凹部３０に多結
晶シリコン膜を埋め込んでゲート電極を形成するために
多結晶シリコン膜のエッチ残りが生じることがなくな
る。
装置の製造方法において、半導体基板の受けるエッチン
グダメージを少なくし、ゲート電極のパターニング時に
多結晶シリコン膜のエッチ残りの発生を防止する。 【構成】 多結晶シリコン膜３および二酸化シリコン膜
４をパターン形成し、このパターンのサイドウォール８
を形成する。トランジスタが形成される中央の多結晶シ
リコン膜３パターン部分を半導体基板１が露出するまで
エッチング除去し、サイドウォール８に囲まれた凹部３
０を形成し、この凹部３０にトランジスタのゲート酸化
膜１２を形成する。サイドウォール形成時の半導体基板
１のエッチングが１回ですむとともに、凹部３０に多結
晶シリコン膜を埋め込んでゲート電極を形成するために
多結晶シリコン膜のエッチ残りが生じることがなくな
る。
Description
【０００１】
【産業上の利用分野】本発明は、フィールドシールド素
子分離構造により素子分離を行う半導体装置の製造方法
に関する。
子分離構造により素子分離を行う半導体装置の製造方法
に関する。
【０００２】
【従来の技術】近年、フィールドシールド法と呼ばれる
素子分離技術が、"Fully planarized0.5 μｍ technolo
gies for 16Mb DRAM"（IEDM-88, pp246- ）などで提案
されている。このフィールドシールド素子分離技術は、
フィールド領域に絶縁膜を介してシールド電極を形成
し、このシールド電極の電位を固定することにより寄生
ＭＯＳトランジスタの電位をカットオフする技術であ
る。
素子分離技術が、"Fully planarized0.5 μｍ technolo
gies for 16Mb DRAM"（IEDM-88, pp246- ）などで提案
されている。このフィールドシールド素子分離技術は、
フィールド領域に絶縁膜を介してシールド電極を形成
し、このシールド電極の電位を固定することにより寄生
ＭＯＳトランジスタの電位をカットオフする技術であ
る。
【０００３】以下、従来のフィールドシールド素子分離
技術を用いたＮ型ＭＯＳトランジスタの製造方法につい
て、その製造工程を示す断面図である図４および図５を
参照して説明する。
技術を用いたＮ型ＭＯＳトランジスタの製造方法につい
て、その製造工程を示す断面図である図４および図５を
参照して説明する。
【０００４】まず、図４（ａ）に示すように、アクティ
ブ領域（活性領域）に形成されるＭＯＳトランジスタの
しきい値電圧およびフィールド領域の寄生ＭＯＳトラン
ジスタのしきい値電圧の調整のために、Ｐ型半導体基板
（シリコン基板）１０１にボロンイオンをドーズ量１×
１０12ions/cm2程度イオン注入し、不純物拡散層１０２
を形成する。しかる後、この不純物拡散層１０２の形成
された半導体基板１０１上に熱酸化法により膜厚５０ｎ
ｍ程度のシールドゲート酸化膜１０３を形成する。さら
に、シールド電極となるリンドープされた膜厚２００ｎ
ｍ程度の多結晶シリコン膜（シールド電極）１０４を成
膜してから、この多結晶シリコン膜１０４上に膜厚３０
０〜４００ｎｍ程度の二酸化シリコン膜（シリコン酸化
膜）１０５をＣＶＤ法で形成する。そして、全面にフォ
トレジスト１０６を塗布し、フィールド領域にのみ残存
するようにパターニングする。しかる後、このパターニ
ングされたフォトレジスト１０６をマスクとして二酸化
シリコン膜１０５および多結晶シリコン膜１０４をドラ
イエッチングにより選択的に除去する。
ブ領域（活性領域）に形成されるＭＯＳトランジスタの
しきい値電圧およびフィールド領域の寄生ＭＯＳトラン
ジスタのしきい値電圧の調整のために、Ｐ型半導体基板
（シリコン基板）１０１にボロンイオンをドーズ量１×
１０12ions/cm2程度イオン注入し、不純物拡散層１０２
を形成する。しかる後、この不純物拡散層１０２の形成
された半導体基板１０１上に熱酸化法により膜厚５０ｎ
ｍ程度のシールドゲート酸化膜１０３を形成する。さら
に、シールド電極となるリンドープされた膜厚２００ｎ
ｍ程度の多結晶シリコン膜（シールド電極）１０４を成
膜してから、この多結晶シリコン膜１０４上に膜厚３０
０〜４００ｎｍ程度の二酸化シリコン膜（シリコン酸化
膜）１０５をＣＶＤ法で形成する。そして、全面にフォ
トレジスト１０６を塗布し、フィールド領域にのみ残存
するようにパターニングする。しかる後、このパターニ
ングされたフォトレジスト１０６をマスクとして二酸化
シリコン膜１０５および多結晶シリコン膜１０４をドラ
イエッチングにより選択的に除去する。
【０００５】次に、図４（ｂ）に示すように、ＣＶＤ法
により全面に膜厚１００〜３００ｎｍ程度の二酸化シリ
コン膜を成膜してから、この二酸化シリコン膜にドライ
エッチングによりエッチバックを施してシールド電極１
０４の両側にサイドウォール１１９を形成する。このエ
ッチバックによりアクティブ領域のシールドゲート酸化
膜１０３が除去される。しかる後、熱酸化を施すことに
より、アクティブ領域の半導体基板１０１上にゲート酸
化膜１０７を形成する。そして、リンドープされた膜厚
２００ｎｍ程度の多結晶シリコン膜（ゲート電極）１０
８を成膜し、この多結晶シリコン膜１０８上にＣＶＤ法
により膜厚３００〜４００ｎｍ程度の二酸化シリコン膜
１０９を形成する。この後、フォトレジスト（図示せ
ず）を用いたドライエッチングにより、アクティブ領域
にのみ多結晶シリコン膜１０８および二酸化シリコン膜
１０９のパターンを残存させ、ゲート電極１０８を形成
する。しかる後、ゲート電極１０８、サイドウォール１
１９およびシールド電極１０４をマスクとしてリンイオ
ンをドーズ量１×１０13ions/cm2程度半導体基板１０１
にイオン注入し、ＬＤＤ拡散層１１１を形成する。
により全面に膜厚１００〜３００ｎｍ程度の二酸化シリ
コン膜を成膜してから、この二酸化シリコン膜にドライ
エッチングによりエッチバックを施してシールド電極１
０４の両側にサイドウォール１１９を形成する。このエ
ッチバックによりアクティブ領域のシールドゲート酸化
膜１０３が除去される。しかる後、熱酸化を施すことに
より、アクティブ領域の半導体基板１０１上にゲート酸
化膜１０７を形成する。そして、リンドープされた膜厚
２００ｎｍ程度の多結晶シリコン膜（ゲート電極）１０
８を成膜し、この多結晶シリコン膜１０８上にＣＶＤ法
により膜厚３００〜４００ｎｍ程度の二酸化シリコン膜
１０９を形成する。この後、フォトレジスト（図示せ
ず）を用いたドライエッチングにより、アクティブ領域
にのみ多結晶シリコン膜１０８および二酸化シリコン膜
１０９のパターンを残存させ、ゲート電極１０８を形成
する。しかる後、ゲート電極１０８、サイドウォール１
１９およびシールド電極１０４をマスクとしてリンイオ
ンをドーズ量１×１０13ions/cm2程度半導体基板１０１
にイオン注入し、ＬＤＤ拡散層１１１を形成する。
【０００６】次に、図４（ｃ）に示すように、膜厚１０
０〜３００ｎｍ程度の二酸化シリコン膜をＣＶＤ法によ
り成膜してから、この二酸化シリコン膜をドライエッチ
ングによりエッチングし、ゲート電極１０８の両側にサ
イドウォール１１２を形成する。このエッチバックによ
り２つのサイドウォール１１２、１１９間のゲート酸化
膜１０７が除去される。
０〜３００ｎｍ程度の二酸化シリコン膜をＣＶＤ法によ
り成膜してから、この二酸化シリコン膜をドライエッチ
ングによりエッチングし、ゲート電極１０８の両側にサ
イドウォール１１２を形成する。このエッチバックによ
り２つのサイドウォール１１２、１１９間のゲート酸化
膜１０７が除去される。
【０００７】次に、図５（ａ）に示すように、ソース・
ドレイン引き出し用の導電層となる多結晶シリコン膜１
１３を全面にＣＶＤ法で形成し、ゲート電極１０８、サ
イドウォール１１９、サイドウォール１１２およびシー
ルド電極１０４をマスクとして砒素またはリンイオンを
半導体基板１０１にイオン注入し、高濃度のソース・ド
レイン拡散層１１５を形成する。この多結晶シリコン膜
１１３は、ソース・ドレイン拡散層１１５と引き出し用
コンタクトとのパターン形成時の合わせマージンを大き
くするとともに、このコンタクトの深さを低減するため
に用いられる。
ドレイン引き出し用の導電層となる多結晶シリコン膜１
１３を全面にＣＶＤ法で形成し、ゲート電極１０８、サ
イドウォール１１９、サイドウォール１１２およびシー
ルド電極１０４をマスクとして砒素またはリンイオンを
半導体基板１０１にイオン注入し、高濃度のソース・ド
レイン拡散層１１５を形成する。この多結晶シリコン膜
１１３は、ソース・ドレイン拡散層１１５と引き出し用
コンタクトとのパターン形成時の合わせマージンを大き
くするとともに、このコンタクトの深さを低減するため
に用いられる。
【０００８】次に、図５（ｂ）に示すように、フォトレ
ジスト（図示せず）を用いたフォトリソグラフィによ
り、導電層となる多結晶シリコン膜１１３を異方性エッ
チングでパターニングする。
ジスト（図示せず）を用いたフォトリソグラフィによ
り、導電層となる多結晶シリコン膜１１３を異方性エッ
チングでパターニングする。
【０００９】次に、図５（ｃ）に示すように、ソース・
ドレイン拡散層１１５の熱処理を行ってから、層間絶縁
膜１１６を形成し、多結晶シリコン膜１１３に達するコ
ンタクト孔１１７をこの層間絶縁膜１１６に形成する。
そして、コンタクト孔１１７において多結晶シリコン膜
１１３と接続される金属配線１１８をパターン形成し、
Ｎ型ＭＯＳトランジスタが製造される。
ドレイン拡散層１１５の熱処理を行ってから、層間絶縁
膜１１６を形成し、多結晶シリコン膜１１３に達するコ
ンタクト孔１１７をこの層間絶縁膜１１６に形成する。
そして、コンタクト孔１１７において多結晶シリコン膜
１１３と接続される金属配線１１８をパターン形成し、
Ｎ型ＭＯＳトランジスタが製造される。
【００１０】
【発明が解決しようとする課題】しかしながら、上述の
方法には、以下のような問題があった。まず、上記方法
によると、図４（ｂ）および（ｃ）で説明した２回のサ
イドウォールを形成する工程のそれぞれで、シールドゲ
ート酸化膜１０３やゲート酸化膜１０７を完全に除去す
るために、半導体基板１０１を若干オーバーエッチング
する必要がある。このため、半導体基板１０１が各サイ
ドウォール形成工程でエッチングされ、合計２回のエッ
チングダメージを受けてしまう。
方法には、以下のような問題があった。まず、上記方法
によると、図４（ｂ）および（ｃ）で説明した２回のサ
イドウォールを形成する工程のそれぞれで、シールドゲ
ート酸化膜１０３やゲート酸化膜１０７を完全に除去す
るために、半導体基板１０１を若干オーバーエッチング
する必要がある。このため、半導体基板１０１が各サイ
ドウォール形成工程でエッチングされ、合計２回のエッ
チングダメージを受けてしまう。
【００１１】また、上記方法によると、素子分離領域
（フィールド領域）とアクティブ領域との境界での段差
が高く急峻であるため、図４（ｂ）に示すように、ゲー
ト電極１０８のパターニング時にゲート電極１０８を構
成する多結晶シリコン膜のエッチ残り１１０がサイドウ
ォール１１９の下端部に生じてしまうことがある。この
ような多結晶シリコン膜のエッチ残り１１０は、ショー
ト不良を引き起こす原因となってしまう。
（フィールド領域）とアクティブ領域との境界での段差
が高く急峻であるため、図４（ｂ）に示すように、ゲー
ト電極１０８のパターニング時にゲート電極１０８を構
成する多結晶シリコン膜のエッチ残り１１０がサイドウ
ォール１１９の下端部に生じてしまうことがある。この
ような多結晶シリコン膜のエッチ残り１１０は、ショー
ト不良を引き起こす原因となってしまう。
【００１２】つまり、従来の方法では、半導体基板１０
１が比較的大きなエッチングダメージを受けることや、
多結晶シリコン膜のエッチ残り１１０が生じることのた
めに、半導体装置の信頼性が低下するという問題があっ
た。
１が比較的大きなエッチングダメージを受けることや、
多結晶シリコン膜のエッチ残り１１０が生じることのた
めに、半導体装置の信頼性が低下するという問題があっ
た。
【００１３】そこで、本発明の目的は、フィールドシー
ルド素子分離を行った半導体装置の製造方法において、
半導体基板の受けるエッチングダメージを少なくし、ゲ
ート電極のパターニング時に多結晶シリコン膜のエッチ
残りの発生を防止することで、信頼性が高い高集積な半
導体装置を得るようにすることである。
ルド素子分離を行った半導体装置の製造方法において、
半導体基板の受けるエッチングダメージを少なくし、ゲ
ート電極のパターニング時に多結晶シリコン膜のエッチ
残りの発生を防止することで、信頼性が高い高集積な半
導体装置を得るようにすることである。
【００１４】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置の製造方法は、素子分離領域に
形成されたフィールドシールド構造により活性領域に形
成されたトランジスタ間が電気的に分離される半導体装
置の製造方法において、第１導電型の半導体基板上に第
１の絶縁膜、第１の導電膜および第２の絶縁膜を順次形
成する工程と、前記活性領域の一部および前記素子分離
領域に前記第１の導電膜のパターンが残存するように、
前記第２の絶縁膜および前記第１の導電膜を選択的に除
去する工程と、残存する前記第１の導電膜をマスクとし
て前記半導体基板に第２導電型の不純物を導入し、前記
トランジスタの不純物拡散層を形成する工程と、全面に
第３の絶縁膜を形成する工程と、前記第３の絶縁膜をエ
ッチバックし、残存する前記第２の絶縁膜および前記第
１の導電膜のサイドウォールを形成するとともに、前記
活性領域に露出する前記第１の絶縁膜をエッチング除去
する工程と、全面に第２の導電膜を形成する工程と、前
記活性領域に残存する前記第２の絶縁膜上に形成された
前記第２の導電膜、並びに、前記活性領域に残存する前
記第２の絶縁膜、前記第１の導電膜および前記第１の絶
縁膜をエッチング除去し、前記活性領域の前記サイドウ
ォールに囲まれた部分の前記半導体基板を露出させる工
程と、前記活性領域の前記サイドウォールに囲まれた部
分の前記半導体基板上に、前記トランジスタのゲート絶
縁膜となる第４の絶縁膜を形成する工程と、全面に第３
の導電膜を形成する工程と、前記第３の導電膜をエッチ
バックし、前記活性領域の前記サイドウォールに囲まれ
た部分に前記第３の導電膜からなる前記トランジスタの
ゲート電極を形成する工程とを有する。
に、本発明の半導体装置の製造方法は、素子分離領域に
形成されたフィールドシールド構造により活性領域に形
成されたトランジスタ間が電気的に分離される半導体装
置の製造方法において、第１導電型の半導体基板上に第
１の絶縁膜、第１の導電膜および第２の絶縁膜を順次形
成する工程と、前記活性領域の一部および前記素子分離
領域に前記第１の導電膜のパターンが残存するように、
前記第２の絶縁膜および前記第１の導電膜を選択的に除
去する工程と、残存する前記第１の導電膜をマスクとし
て前記半導体基板に第２導電型の不純物を導入し、前記
トランジスタの不純物拡散層を形成する工程と、全面に
第３の絶縁膜を形成する工程と、前記第３の絶縁膜をエ
ッチバックし、残存する前記第２の絶縁膜および前記第
１の導電膜のサイドウォールを形成するとともに、前記
活性領域に露出する前記第１の絶縁膜をエッチング除去
する工程と、全面に第２の導電膜を形成する工程と、前
記活性領域に残存する前記第２の絶縁膜上に形成された
前記第２の導電膜、並びに、前記活性領域に残存する前
記第２の絶縁膜、前記第１の導電膜および前記第１の絶
縁膜をエッチング除去し、前記活性領域の前記サイドウ
ォールに囲まれた部分の前記半導体基板を露出させる工
程と、前記活性領域の前記サイドウォールに囲まれた部
分の前記半導体基板上に、前記トランジスタのゲート絶
縁膜となる第４の絶縁膜を形成する工程と、全面に第３
の導電膜を形成する工程と、前記第３の導電膜をエッチ
バックし、前記活性領域の前記サイドウォールに囲まれ
た部分に前記第３の導電膜からなる前記トランジスタの
ゲート電極を形成する工程とを有する。
【００１５】本発明の一態様においては、前記トランジ
スタの不純物拡散層を形成する工程を、斜めイオン注入
法により行う。
スタの不純物拡散層を形成する工程を、斜めイオン注入
法により行う。
【００１６】本発明の一態様においては、前記第４の絶
縁膜を形成した後に、第１導電型の不純物を前記半導体
基板にイオン注入し、前記第４の絶縁膜下の前記半導体
基板表面にチャネル領域を形成する工程をさらに有す
る。
縁膜を形成した後に、第１導電型の不純物を前記半導体
基板にイオン注入し、前記第４の絶縁膜下の前記半導体
基板表面にチャネル領域を形成する工程をさらに有す
る。
【００１７】本発明の一態様においては、前記サイドウ
ォールを形成した後に、残存する前記第１の導電膜およ
び前記サイドウォールをマスクとして前記半導体基板に
第２導電型の不純物を導入し、前記トランジスタの高濃
度不純物拡散層を形成する工程をさらに有する。
ォールを形成した後に、残存する前記第１の導電膜およ
び前記サイドウォールをマスクとして前記半導体基板に
第２導電型の不純物を導入し、前記トランジスタの高濃
度不純物拡散層を形成する工程をさらに有する。
【００１８】本発明の一態様においては、前記半導体基
板を露出させる工程において、前記活性領域に残存する
前記第２の絶縁膜上に形成された前記第２の導電膜をエ
ッチング除去してから、残存する前記第２の導電膜をマ
スクとして前記活性領域に残存する前記第２の絶縁膜を
エッチング除去する。
板を露出させる工程において、前記活性領域に残存する
前記第２の絶縁膜上に形成された前記第２の導電膜をエ
ッチング除去してから、残存する前記第２の導電膜をマ
スクとして前記活性領域に残存する前記第２の絶縁膜を
エッチング除去する。
【００１９】
【作用】本発明によると、シールド電極およびゲート電
極のサイドウォールを１回のエッチバック工程で形成す
ることができるため、サイドウォール形成工程での半導
体基板のエッチングダメージを軽減することができる。
また、活性領域のサイドウォールに囲まれた部分に多結
晶シリコン膜を埋め込んでゲート電極を形成するので、
ゲート電極形成時に多結晶シリコン膜のエッチ残りが生
じてしまうようなことがなく、ゲート電極間ショートを
防止することができる。従って、信頼性の高い半導体装
置を得ることができる。
極のサイドウォールを１回のエッチバック工程で形成す
ることができるため、サイドウォール形成工程での半導
体基板のエッチングダメージを軽減することができる。
また、活性領域のサイドウォールに囲まれた部分に多結
晶シリコン膜を埋め込んでゲート電極を形成するので、
ゲート電極形成時に多結晶シリコン膜のエッチ残りが生
じてしまうようなことがなく、ゲート電極間ショートを
防止することができる。従って、信頼性の高い半導体装
置を得ることができる。
【００２０】
【実施例】以下、本発明の一実施例につき、その製造工
程を順に示す断面図である図１〜３を参照して説明す
る。
程を順に示す断面図である図１〜３を参照して説明す
る。
【００２１】まず、図１（ａ）に示すように、比抵抗１
〜１２Ωｃｍでボロンを含有したＰ型半導体基板（シリ
コン基板）１の上に、熱酸化法により膜厚５０〜１００
ｎｍ程度のシールドゲート酸化膜（二酸化シリコン膜）
２を形成する。さらに、リンイオンを２×１０20〜６×
１０20atoms/cm3 程度含有した膜厚１００〜２００ｎｍ
程度の多結晶シリコン膜（シールド電極）３を成膜して
から、この多結晶シリコン膜３上に膜厚１５０〜３００
ｎｍ程度の二酸化シリコン膜（シリコン酸化膜）４をＣ
ＶＤ法で形成する。
〜１２Ωｃｍでボロンを含有したＰ型半導体基板（シリ
コン基板）１の上に、熱酸化法により膜厚５０〜１００
ｎｍ程度のシールドゲート酸化膜（二酸化シリコン膜）
２を形成する。さらに、リンイオンを２×１０20〜６×
１０20atoms/cm3 程度含有した膜厚１００〜２００ｎｍ
程度の多結晶シリコン膜（シールド電極）３を成膜して
から、この多結晶シリコン膜３上に膜厚１５０〜３００
ｎｍ程度の二酸化シリコン膜（シリコン酸化膜）４をＣ
ＶＤ法で形成する。
【００２２】そして、全面にフォトレジスト５を塗布
し、フィールド領域およびアクティブ領域の一部にのみ
残存するように、即ち後で形成されるＭＯＳトランジス
タのソース・ドレイン領域に対応する部分のみが除去さ
れるようにパターニングする。
し、フィールド領域およびアクティブ領域の一部にのみ
残存するように、即ち後で形成されるＭＯＳトランジス
タのソース・ドレイン領域に対応する部分のみが除去さ
れるようにパターニングする。
【００２３】次に、図１（ｂ）に示すように、パターニ
ングされたフォトレジスト５をマスクとして、二酸化シ
リコン膜４を異方性エッチングにより選択的に除去して
からフォトレジスト５を除去する。そして、この二酸化
シリコン膜４をマスクとして、多結晶シリコン膜３を異
方性エッチングにより選択的に除去する。このようにフ
ォトレジスト５ではなく二酸化シリコン膜４を多結晶シ
リコン膜３のエッチングマスクとすることにより、異方
性ドライエッチングの選択性が向上し、良好な形状が得
られる。このエッチングにより、多結晶シリコン膜３は
シールド電極形状に加工される。
ングされたフォトレジスト５をマスクとして、二酸化シ
リコン膜４を異方性エッチングにより選択的に除去して
からフォトレジスト５を除去する。そして、この二酸化
シリコン膜４をマスクとして、多結晶シリコン膜３を異
方性エッチングにより選択的に除去する。このようにフ
ォトレジスト５ではなく二酸化シリコン膜４を多結晶シ
リコン膜３のエッチングマスクとすることにより、異方
性ドライエッチングの選択性が向上し、良好な形状が得
られる。このエッチングにより、多結晶シリコン膜３は
シールド電極形状に加工される。
【００２４】しかる後、半導体基板１の表面に対して４
５°程度傾いた方向から、リンイオン６を加速エネルギ
ー６０〜１００ｋｅＶ、ドーズ量１×１０13〜５×１０
13ions/cm2程度の条件で半導体基板１にイオン注入す
る。続いて、半導体基板１を１８０°回転させて、同様
のイオン注入を行い、ＬＤＤ（Lightly Doped Drain)拡
散層となる低濃度の不純物拡散層７を形成する。
５°程度傾いた方向から、リンイオン６を加速エネルギ
ー６０〜１００ｋｅＶ、ドーズ量１×１０13〜５×１０
13ions/cm2程度の条件で半導体基板１にイオン注入す
る。続いて、半導体基板１を１８０°回転させて、同様
のイオン注入を行い、ＬＤＤ（Lightly Doped Drain)拡
散層となる低濃度の不純物拡散層７を形成する。
【００２５】次に、図１（ｃ）に示すように、ＣＶＤ法
により全面に膜厚１５０〜２００ｎｍ程度の二酸化シリ
コン膜を成膜してから、この二酸化シリコン膜に異方性
ドライエッチングによりエッチバックを施して多結晶シ
リコン膜３および二酸化シリコン膜４の両側にサイドウ
ォール８を形成する。このエッチバックによりアクティ
ブ領域の多結晶シリコン膜３およびサイドウォール８の
下側部分以外のシールドゲート酸化膜２が除去される。
により全面に膜厚１５０〜２００ｎｍ程度の二酸化シリ
コン膜を成膜してから、この二酸化シリコン膜に異方性
ドライエッチングによりエッチバックを施して多結晶シ
リコン膜３および二酸化シリコン膜４の両側にサイドウ
ォール８を形成する。このエッチバックによりアクティ
ブ領域の多結晶シリコン膜３およびサイドウォール８の
下側部分以外のシールドゲート酸化膜２が除去される。
【００２６】しかる後、ソース・ドレイン引き出し用の
導電層となる膜厚１５０〜２００ｎｍ程度の多結晶シリ
コン膜９を全面にＣＶＤ法で形成し、砒素イオンまたは
リンイオンを加速エネルギー６０〜１００ｋｅＶ、ドー
ズ量５×１０15〜５×１０16ions/cm2程度の条件でイオ
ン注入する。このイオン注入により多結晶シリコン膜９
に不純物を導入するとともに、ＭＯＳトランジスタのソ
ース・ドレインとなる高濃度の不純物拡散層１０を形成
する。多結晶シリコン膜９は、ソース・ドレインとなる
不純物拡散層１０と後で形成される引き出し用コンタク
トとのパターン形成時の合わせマージンを大きくし、こ
のコンタクトの深さを低減するために用いられる。
導電層となる膜厚１５０〜２００ｎｍ程度の多結晶シリ
コン膜９を全面にＣＶＤ法で形成し、砒素イオンまたは
リンイオンを加速エネルギー６０〜１００ｋｅＶ、ドー
ズ量５×１０15〜５×１０16ions/cm2程度の条件でイオ
ン注入する。このイオン注入により多結晶シリコン膜９
に不純物を導入するとともに、ＭＯＳトランジスタのソ
ース・ドレインとなる高濃度の不純物拡散層１０を形成
する。多結晶シリコン膜９は、ソース・ドレインとなる
不純物拡散層１０と後で形成される引き出し用コンタク
トとのパターン形成時の合わせマージンを大きくし、こ
のコンタクトの深さを低減するために用いられる。
【００２７】この後、フォトレジスト１１を全面に塗布
してから、このフォトレジスト１１をアクティブ領域の
多結晶シリコン膜３上に開口を有するパターンに加工す
る。しかる後、このフォトレジスト１１をマスクとして
多結晶シリコン膜９を選択的にエッチング除去する。
してから、このフォトレジスト１１をアクティブ領域の
多結晶シリコン膜３上に開口を有するパターンに加工す
る。しかる後、このフォトレジスト１１をマスクとして
多結晶シリコン膜９を選択的にエッチング除去する。
【００２８】次に、図２（ａ）に示すように、フォトレ
ジスト１１を除去した後、残存する多結晶シリコン膜９
をマスクとして、露出している二酸化シリコン膜４をエ
ッチング除去し、アクティブ領域のサイドウォール８で
挟まれた部分に凹部３０を形成する。
ジスト１１を除去した後、残存する多結晶シリコン膜９
をマスクとして、露出している二酸化シリコン膜４をエ
ッチング除去し、アクティブ領域のサイドウォール８で
挟まれた部分に凹部３０を形成する。
【００２９】次に、図２（ｂ）に示すように、凹部３０
内の多結晶シリコン膜３が除去されるまでエッチングを
行う。このエッチングにより、多結晶シリコン膜９の上
側部分も同時にエッチングされる。なお、多結晶シリコ
ン膜９をすべて除去するまでエッチングを行うようにし
てもよい。しかる後、凹部３０内に露出した二酸化シリ
コン膜２をエッチング除去する。
内の多結晶シリコン膜３が除去されるまでエッチングを
行う。このエッチングにより、多結晶シリコン膜９の上
側部分も同時にエッチングされる。なお、多結晶シリコ
ン膜９をすべて除去するまでエッチングを行うようにし
てもよい。しかる後、凹部３０内に露出した二酸化シリ
コン膜２をエッチング除去する。
【００３０】次に、図２（ｃ）に示すように、８００〜
８５０℃、３０〜９０分程度の熱酸化により、凹部３０
内の半導体基板１上に膜厚１０〜２０ｎｍ程度のゲート
酸化膜１２を形成する。この熱酸化により、残存する多
結晶シリコン膜９の上側部分も同時に酸化され、その表
面に二酸化シリコン膜１３が形成される。
８５０℃、３０〜９０分程度の熱酸化により、凹部３０
内の半導体基板１上に膜厚１０〜２０ｎｍ程度のゲート
酸化膜１２を形成する。この熱酸化により、残存する多
結晶シリコン膜９の上側部分も同時に酸化され、その表
面に二酸化シリコン膜１３が形成される。
【００３１】しかる後、ＭＯＳトランジスタのしきい値
電圧調整用のボロンイオンを加速エネルギー８０〜２０
０ｋｅＶ、ドーズ量１×１０13〜１×１０14ions/cm2程
度の条件でゲート酸化膜１２を介してイオン注入する。
このイオン注入により、ゲート酸化膜１２の下にセルフ
アラインでチャネル領域１５が形成される。
電圧調整用のボロンイオンを加速エネルギー８０〜２０
０ｋｅＶ、ドーズ量１×１０13〜１×１０14ions/cm2程
度の条件でゲート酸化膜１２を介してイオン注入する。
このイオン注入により、ゲート酸化膜１２の下にセルフ
アラインでチャネル領域１５が形成される。
【００３２】次に、図３（ａ）に示すように、リンまた
は砒素を２×１０20〜６×１０20atoms/cm3 程度含有し
た膜厚５００〜１０００ｎｍ程度の多結晶シリコン膜
を、ＣＶＤ法により全面に形成し、この多結晶シリコン
膜をエッチバックすることにより凹部３０内にＭＯＳト
ランジスタのゲート電極１６を形成する。
は砒素を２×１０20〜６×１０20atoms/cm3 程度含有し
た膜厚５００〜１０００ｎｍ程度の多結晶シリコン膜
を、ＣＶＤ法により全面に形成し、この多結晶シリコン
膜をエッチバックすることにより凹部３０内にＭＯＳト
ランジスタのゲート電極１６を形成する。
【００３３】次に、図３（ｂ）に示すように、不純物拡
散層７および不純物拡散層１０の熱処理による活性化を
行ってから、層間絶縁膜１７を形成し、多結晶シリコン
膜９に達するコンタクト孔１８をこの層間絶縁膜１７お
よび二酸化シリコン膜１３に形成する。そして、コンタ
クト孔１８において多結晶シリコン膜９と接続される金
属配線１９をパターン形成し、ＬＤＤ構造の拡散層をも
つＮ型ＭＯＳトランジスタが製造される。
散層７および不純物拡散層１０の熱処理による活性化を
行ってから、層間絶縁膜１７を形成し、多結晶シリコン
膜９に達するコンタクト孔１８をこの層間絶縁膜１７お
よび二酸化シリコン膜１３に形成する。そして、コンタ
クト孔１８において多結晶シリコン膜９と接続される金
属配線１９をパターン形成し、ＬＤＤ構造の拡散層をも
つＮ型ＭＯＳトランジスタが製造される。
【００３４】以上、本発明の一実施例について説明した
が、本発明はフィールドシールド素子分離構造を有する
すべての半導体装置の製造に適用することができる。
が、本発明はフィールドシールド素子分離構造を有する
すべての半導体装置の製造に適用することができる。
【００３５】
【発明の効果】本発明によると、シールド電極およびゲ
ート電極のサイドウォールを１回のエッチバック工程で
形成することができるため、サイドウォール形成工程で
の半導体基板のエッチングダメージを軽減することがで
きる。また、活性領域のサイドウォールに囲まれた部分
に多結晶シリコン膜を埋め込んでゲート電極を形成する
ので、ゲート電極形成時に多結晶シリコン膜のエッチ残
りが生じてしまうようなことがなく、ゲート電極間ショ
ートを防止することができる。従って、信頼性の高い半
導体装置を得ることができる。
ート電極のサイドウォールを１回のエッチバック工程で
形成することができるため、サイドウォール形成工程で
の半導体基板のエッチングダメージを軽減することがで
きる。また、活性領域のサイドウォールに囲まれた部分
に多結晶シリコン膜を埋め込んでゲート電極を形成する
ので、ゲート電極形成時に多結晶シリコン膜のエッチ残
りが生じてしまうようなことがなく、ゲート電極間ショ
ートを防止することができる。従って、信頼性の高い半
導体装置を得ることができる。
【図１】本発明の一実施例の半導体装置の製造方法を工
程順に示す断面図である。
程順に示す断面図である。
【図２】本発明の一実施例の半導体装置の製造方法を工
程順に示す断面図である。
程順に示す断面図である。
【図３】本発明の一実施例の半導体装置の製造方法を工
程順に示す断面図である。
程順に示す断面図である。
【図４】従来の半導体装置の製造方法を工程順に示す断
面図である。
面図である。
【図５】従来の半導体装置の製造方法を工程順に示す断
面図である。
面図である。
１ 半導体基板 ２ シールドゲート酸化膜（二酸化シリコン膜） ３ 多結晶シリコン膜（シールド電極） ４ 二酸化シリコン膜（シリコン酸化膜） ７、１０ 不純物拡散層 ８ サイドウォール ９ 多結晶シリコン膜（ソース・ドレイン引き出し用の
導電層） １２ ゲート酸化膜 １５ チャネル領域 １６ ゲート電極 ３０ 凹部
導電層） １２ ゲート酸化膜 １５ チャネル領域 １６ ゲート電極 ３０ 凹部
Claims (5)
- 【請求項１】 素子分離領域に形成されたフィールドシ
ールド構造により活性領域に形成されたトランジスタ間
が電気的に分離される半導体装置の製造方法において、 第１導電型の半導体基板上に第１の絶縁膜、第１の導電
膜および第２の絶縁膜を順次形成する工程と、 前記活性領域の一部および前記素子分離領域に前記第１
の導電膜のパターンが残存するように、前記第２の絶縁
膜および前記第１の導電膜を選択的に除去する工程と、 残存する前記第１の導電膜をマスクとして前記半導体基
板に第２導電型の不純物を導入し、前記トランジスタの
不純物拡散層を形成する工程と、 全面に第３の絶縁膜を形成する工程と、 前記第３の絶縁膜をエッチバックし、残存する前記第２
の絶縁膜および前記第１の導電膜のサイドウォールを形
成するとともに、前記活性領域に露出する前記第１の絶
縁膜をエッチング除去する工程と、 全面に第２の導電膜を形成する工程と、 前記活性領域に残存する前記第２の絶縁膜上に形成され
た前記第２の導電膜、並びに、前記活性領域に残存する
前記第２の絶縁膜、前記第１の導電膜および前記第１の
絶縁膜をエッチング除去し、前記活性領域の前記サイド
ウォールに囲まれた部分の前記半導体基板を露出させる
工程と、 前記活性領域の前記サイドウォールに囲まれた部分の前
記半導体基板上に、前記トランジスタのゲート絶縁膜と
なる第４の絶縁膜を形成する工程と、 全面に第３の導電膜を形成する工程と、 前記第３の導電膜をエッチバックし、前記活性領域の前
記サイドウォールに囲まれた部分に前記第３の導電膜か
らなる前記トランジスタのゲート電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。 - 【請求項２】 前記トランジスタの不純物拡散層を形成
する工程を、斜めイオン注入法により行うことを特徴と
する請求項１に記載の半導体装置の製造方法。 - 【請求項３】 前記第４の絶縁膜を形成した後に、第１
導電型の不純物を前記半導体基板にイオン注入し、前記
第４の絶縁膜下の前記半導体基板表面にチャネル領域を
形成する工程をさらに有することを特徴とする請求項２
に記載の半導体装置の製造方法。 - 【請求項４】 前記サイドウォールを形成した後に、残
存する前記第１の導電膜および前記サイドウォールをマ
スクとして前記半導体基板に第２導電型の不純物を導入
し、前記トランジスタの高濃度不純物拡散層を形成する
工程をさらに有することを特徴とする請求項１〜３のい
ずれか１項に記載の半導体装置の製造方法。 - 【請求項５】 前記半導体基板を露出させる工程におい
て、前記活性領域に残存する前記第２の絶縁膜上に形成
された前記第２の導電膜をエッチング除去してから、残
存する前記第２の導電膜をマスクとして前記活性領域に
残存する前記第２の絶縁膜をエッチング除去することを
特徴とする請求項１〜４のいずれか１項に記載の半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18095895A JPH098122A (ja) | 1995-06-23 | 1995-06-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18095895A JPH098122A (ja) | 1995-06-23 | 1995-06-23 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH098122A true JPH098122A (ja) | 1997-01-10 |
Family
ID=16092260
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18095895A Withdrawn JPH098122A (ja) | 1995-06-23 | 1995-06-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH098122A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003017521A (ja) * | 2001-06-28 | 2003-01-17 | Sanyo Electric Co Ltd | 半導体装置とその製造方法 |
-
1995
- 1995-06-23 JP JP18095895A patent/JPH098122A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003017521A (ja) * | 2001-06-28 | 2003-01-17 | Sanyo Electric Co Ltd | 半導体装置とその製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020903 |