JPS5966170A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS5966170A JPS5966170A JP57177083A JP17708382A JPS5966170A JP S5966170 A JPS5966170 A JP S5966170A JP 57177083 A JP57177083 A JP 57177083A JP 17708382 A JP17708382 A JP 17708382A JP S5966170 A JPS5966170 A JP S5966170A
- Authority
- JP
- Japan
- Prior art keywords
- film
- diffusion layer
- layer region
- insulating film
- entire surface
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置の製造方法に係り、特にコンタクト
電極の形成方法の改善に関する。
電極の形成方法の改善に関する。
近年、集積回路の集積密度は目覚しく増加し、いわゆる
超ＬＳＩが研究開発されている。集積回路の集積度を増
加させるには、基本的に回路ヲ禍成する素子の寸法を小
さくして行く必要がある。しかるにＭＯＳ）ランラスタ
の場合、寸法が小さくなり、特にチャネル長が短かくな
るにつれて、いわゆるショートチャネル効果が生じ、ト
ランジスタの閾値電圧が著しく低下することが知られて
いる。これは王としてドレイン電圧による空乏層がチャ
ネル領域に侵入することにより、チャネル領域の電荷が
ゲート電圧のみならず、ドレイン電圧によっても大きく
影響されてくるからである。このショートチャネル効果
を防ぐ手段としては、チャネル領域へイオン注入するこ
とにより、この部分の基板濃度を上げ、空乏層の侵入を
おさえる方法、ゲート酸化膜厚を薄くしてゲート′ｒｉ
ｉ極の電界の影響をより大きくする方法などがある。ま
た、ソース・ドレインの拡散深さく淘）を浅くすると、
やはりチャネル領域への空乏層の侵入がおさえられ、シ
ョートチャスル効果を防ぐことができる。
超ＬＳＩが研究開発されている。集積回路の集積度を増
加させるには、基本的に回路ヲ禍成する素子の寸法を小
さくして行く必要がある。しかるにＭＯＳ）ランラスタ
の場合、寸法が小さくなり、特にチャネル長が短かくな
るにつれて、いわゆるショートチャネル効果が生じ、ト
ランジスタの閾値電圧が著しく低下することが知られて
いる。これは王としてドレイン電圧による空乏層がチャ
ネル領域に侵入することにより、チャネル領域の電荷が
ゲート電圧のみならず、ドレイン電圧によっても大きく
影響されてくるからである。このショートチャネル効果
を防ぐ手段としては、チャネル領域へイオン注入するこ
とにより、この部分の基板濃度を上げ、空乏層の侵入を
おさえる方法、ゲート酸化膜厚を薄くしてゲート′ｒｉ
ｉ極の電界の影響をより大きくする方法などがある。ま
た、ソース・ドレインの拡散深さく淘）を浅くすると、
やはりチャネル領域への空乏層の侵入がおさえられ、シ
ョートチャスル効果を防ぐことができる。
シカしながら、ｘｊ ’ｃ浅くすると、通常の工程では
、ソース、ドレインその細鉱散層による配線領域の層抵
抗が高くなり、その部分と電極配線とのコンタクト抵抗
が非常に高くなり、回路の動作速度が著しく減少したり
、コンタクト抵抗による電圧降下により所望の出力電圧
を得られなくなるという問題がある。
、ソース、ドレインその細鉱散層による配線領域の層抵
抗が高くなり、その部分と電極配線とのコンタクト抵抗
が非常に高くなり、回路の動作速度が著しく減少したり
、コンタクト抵抗による電圧降下により所望の出力電圧
を得られなくなるという問題がある。
また、電極配線と拡散層とのコンタクトを形成するため
に、拡散層上の絶縁膜の所望の位置を所望の形状で、エ
ツチングする場合、表面のダメージ層全除去する必要が
あり、少なくとも拡散層の表面’ｔ２００Ｘ以上エツチ
ングしなければならない。この時、拡散層の深さが浅い
場合、Ｘ の％程度もエツチングされ、紅のつき抜」 けの危険が増大し、信頼性が低下する０さらに、コンタ
クトのための絶縁膜の開口部に拡散、アニーリングをほ
どこすと、拡散層に薄い酸化膜が形成され、電極配線と
コンタクトを形成する時にこの薄い酸化膜全エツチング
するために拡散層が消失する。
に、拡散層上の絶縁膜の所望の位置を所望の形状で、エ
ツチングする場合、表面のダメージ層全除去する必要が
あり、少なくとも拡散層の表面’ｔ２００Ｘ以上エツチ
ングしなければならない。この時、拡散層の深さが浅い
場合、Ｘ の％程度もエツチングされ、紅のつき抜」 けの危険が増大し、信頼性が低下する０さらに、コンタ
クトのための絶縁膜の開口部に拡散、アニーリングをほ
どこすと、拡散層に薄い酸化膜が形成され、電極配線と
コンタクトを形成する時にこの薄い酸化膜全エツチング
するために拡散層が消失する。
一方、加工精度の点から考えると、コンタクト孔のパタ
ーンは、解像性が最も悪く、例えば、１μｍ 線幅のバ
ター／形成可能な露光システムで、コンタクトパターン
全形成したとしても１．５μｍ程度の開孔しか形成でき
ないことが知られており。
ーンは、解像性が最も悪く、例えば、１μｍ 線幅のバ
ター／形成可能な露光システムで、コンタクトパターン
全形成したとしても１．５μｍ程度の開孔しか形成でき
ないことが知られており。
コンタクト孔だけの加工ルールが大きくなってしまうと
いう不都合が生じているＯ 〔発明の目的〕 本発明は、上記の事情に鑑みてなされたもので。
いう不都合が生じているＯ 〔発明の目的〕 本発明は、上記の事情に鑑みてなされたもので。
微細なコンタクトの加工限界を向上させ、コンタクト形
成部の拡散層の層抵抗全低くして、特にＭＯＳ）ランラ
スタではチャネル領域への空乏層の侵入をおさえてショ
ートチャネル効果を防ぐことを可能とした半導体装置の
製造方法を提供することを目的とする。
成部の拡散層の層抵抗全低くして、特にＭＯＳ）ランラ
スタではチャネル領域への空乏層の侵入をおさえてショ
ートチャネル効果を防ぐことを可能とした半導体装置の
製造方法を提供することを目的とする。
本発明はソーヌ、ドレインその他の拡散層領域を形成し
た後、全面に第１の絶縁膜を堆拉してエツチングにより
コンタクト孔全形成し、再び全？ｆｉｊに第２の絶縁膜
を堆積し７て、これを段差部分で厚みか犬となることを
利用してコンタクト孔側壁にのみ残すように全面エツチ
ングする。
た後、全面に第１の絶縁膜を堆拉してエツチングにより
コンタクト孔全形成し、再び全？ｆｉｊに第２の絶縁膜
を堆積し７て、これを段差部分で厚みか犬となることを
利用してコンタクト孔側壁にのみ残すように全面エツチ
ングする。
コラしてコンタクト孔の径を実質的に小さくした後、再
度不純物音ドープしてコンタクト孔部で局部的に拡散深
さが深くなるようにし１、その後電極配線を形成すｚ・
０ 〔発明の効果〕 本発明の方法音用いることにより、拡散層の拡散深さを
全体として浅いものとして、コンタクト孔部の拡散層の
みを局部的に深くすることが出来る。これにより、Ｍの
つき抜けを防止してコンタクト抵抗を著しく小さくする
事ができ、コンタクト抵抗による回路動作の遅延および
電圧降下が改善される。特に微細ＭＯ８）ランラスタに
適用したときにショートチャネル効果が防止される。
度不純物音ドープしてコンタクト孔部で局部的に拡散深
さが深くなるようにし１、その後電極配線を形成すｚ・
０ 〔発明の効果〕 本発明の方法音用いることにより、拡散層の拡散深さを
全体として浅いものとして、コンタクト孔部の拡散層の
みを局部的に深くすることが出来る。これにより、Ｍの
つき抜けを防止してコンタクト抵抗を著しく小さくする
事ができ、コンタクト抵抗による回路動作の遅延および
電圧降下が改善される。特に微細ＭＯ８）ランラスタに
適用したときにショートチャネル効果が防止される。
１だ、コンタクト孔部を自己整合的に狭くすることがで
き、微細なコンタクトの加工限界を向上することが出来
る。
き、微細なコンタクトの加工限界を向上することが出来
る。
本発明の一実施例を図面を用いて具体的に説明する。
第１図〜第６図は、本発明’ｚＭＯ３型半導体装置に適
用した実施例の製造工程を示したものである。まずｐ型
Ｓｉ 基板１にフィールド酸化膜２″ｆｃ形成した後
、ゲート酸化膜３を介して多結晶シリコンゲート電極４
を形成し、ｎ型不純物をドープしてソース、ドレインと
なる浅いｎ＋ 型層５，６を形成し、その後全面にＣＶ
Ｄによる５ｉ０２膜（第１の絶縁膜）７を約１μｍ堆積
する（第１図）０その後、５ｉ０２膜７の所望位置に反
応性イオンエツチング法を用いた選択エツチングにより
１．５μｍ×１５μｍのコンタクト孔８，９を形成する
（第２図）０次に全面にＣＶＤ法またはスパッタ法によ
る５ｉ３ＮＪｌ（第２の絶縁膜）１０を約ａｏｏｏｘ堆
積する（第３図）。そして反応性イオンエツチング法に
より全面エツチングし、段差部でＳｉ３Ｎ４膜１０が厚
いこと全利用してコンタクト孔８，９の側壁にのみＳｉ
３Ｎ、膜１０を残す（第４図）。
用した実施例の製造工程を示したものである。まずｐ型
Ｓｉ 基板１にフィールド酸化膜２″ｆｃ形成した後
、ゲート酸化膜３を介して多結晶シリコンゲート電極４
を形成し、ｎ型不純物をドープしてソース、ドレインと
なる浅いｎ＋ 型層５，６を形成し、その後全面にＣＶ
Ｄによる５ｉ０２膜（第１の絶縁膜）７を約１μｍ堆積
する（第１図）０その後、５ｉ０２膜７の所望位置に反
応性イオンエツチング法を用いた選択エツチングにより
１．５μｍ×１５μｍのコンタクト孔８，９を形成する
（第２図）０次に全面にＣＶＤ法またはスパッタ法によ
る５ｉ３ＮＪｌ（第２の絶縁膜）１０を約ａｏｏｏｘ堆
積する（第３図）。そして反応性イオンエツチング法に
より全面エツチングし、段差部でＳｉ３Ｎ４膜１０が厚
いこと全利用してコンタクト孔８，９の側壁にのみＳｉ
３Ｎ、膜１０を残す（第４図）。
この後、イオン注入法により再びｎ型不純物を深くドー
プしコンタクト孔８，９の部分に局部的に液いｎ＋ 粗
層１１．１２を形成する（第５図）。
プしコンタクト孔８，９の部分に局部的に液いｎ＋ 粗
層１１．１２を形成する（第５図）。
その後、アニーリングを兼ねて、熱処理を施こしつつ接
合深さ全所望の値にし、さらに表面に形成された酸化膜
を稀ＨＦ水溶液を用いて除去したのち、例えばＣＦ、＋
０２プラズマを用いたエツチングにエリ拡散層表面のダ
メージ層を１５０〜２００Ｘ程除去 する０ その後、表面全洗浄した後、Ａｔ等の配線用金属膜全被
着させ、加工ならひにシンター処理を行なって、ソース
、ドレインの電極配線１３゜１４を形成する（第６図）
。
合深さ全所望の値にし、さらに表面に形成された酸化膜
を稀ＨＦ水溶液を用いて除去したのち、例えばＣＦ、＋
０２プラズマを用いたエツチングにエリ拡散層表面のダ
メージ層を１５０〜２００Ｘ程除去 する０ その後、表面全洗浄した後、Ａｔ等の配線用金属膜全被
着させ、加工ならひにシンター処理を行なって、ソース
、ドレインの電極配線１３゜１４を形成する（第６図）
。
実施例によれば、コンタクト周辺のチャネル領域にソー
ス、ドレイン拡散層を拡げることなく、コンタクト部の
拡散層のみヲ保くすることが出来る。これにより、ショ
ートチャネル効果が防止され、しかもコンタクト抵抗が
小さくなる結果、コンタクト抵抗による回路動作の遅延
および出力電圧の低下が改善される０ また、コンタクト孔部奮自己整合的に狭くすることがで
き、微細なコンタクトの加工限界を向上することができ
る。更に、電極金属のつき抜けも防止され信頼性向上が
図られる。
ス、ドレイン拡散層を拡げることなく、コンタクト部の
拡散層のみヲ保くすることが出来る。これにより、ショ
ートチャネル効果が防止され、しかもコンタクト抵抗が
小さくなる結果、コンタクト抵抗による回路動作の遅延
および出力電圧の低下が改善される０ また、コンタクト孔部奮自己整合的に狭くすることがで
き、微細なコンタクトの加工限界を向上することができ
る。更に、電極金属のつき抜けも防止され信頼性向上が
図られる。
なお、実施例では第２の絶縁膜としてＳｉ３Ｎ４膜を用
いたが、その後の稀Ｉ（Ｆ水溶液等による後処理工程で
エツチングされない膜としてイオンブレーティング５ｉ
０２膜なども好ましい０また、第２の絶縁膜として第１
の絶縁膜と同じもの、上記実施例の場合であればＣＶＤ
５ｉ０２膜を用いることも勿論可能である。
いたが、その後の稀Ｉ（Ｆ水溶液等による後処理工程で
エツチングされない膜としてイオンブレーティング５ｉ
０２膜なども好ましい０また、第２の絶縁膜として第１
の絶縁膜と同じもの、上記実施例の場合であればＣＶＤ
５ｉ０２膜を用いることも勿論可能である。
その他庫発明はその趣旨全逸脱しない範囲で種々変形実
施することができる。
施することができる。
第１図〜第６図は本発明の一実施例の製造工程を示す断
面図である。 Ｊ・・・ｐ型Ｓ＋ 基板、２・・・フィールド酸化膜
、３・・・ゲート酸化膜、４・・・ゲート電極、５，６
・・・ｎ” ’Ｊ層、７− Ｓ ｉ ０２ ＆ （第１
の絶縁膜）、８゜９・・・コンタクト孔、１０・・・Ｓ
Ｉ ３Ｎ＋Ｆ４ （第２の絶縁膜）、１１ 、１２−
”ｎ 型層、１３．１４−＝電極配線。 出願人 代理人 弁理士 鈴 江 武 彦３６５
面図である。 Ｊ・・・ｐ型Ｓ＋ 基板、２・・・フィールド酸化膜
、３・・・ゲート酸化膜、４・・・ゲート電極、５，６
・・・ｎ” ’Ｊ層、７− Ｓ ｉ ０２ ＆ （第１
の絶縁膜）、８゜９・・・コンタクト孔、１０・・・Ｓ
Ｉ ３Ｎ＋Ｆ４ （第２の絶縁膜）、１１ 、１２−
”ｎ 型層、１３．１４−＝電極配線。 出願人 代理人 弁理士 鈴 江 武 彦３６５
Claims (1)
- 【特許請求の範囲】 （１１半導体基板に不純物をドープして浅い拡散層領域
を形成する工程と、基板全面に第１の絶縁膜を堆積しこ
れを選択エツチングして前記拡散層領域上にコンタクト
孔を形成する工程と、基板全面に第２の絶縁膜を堆積し
これを前記コンタクト孔側壁にのみ残すように全面エツ
チングする工程と、前記拡散層領域と同じ導電型の不純
物をドープして前記コンタクト孔部の拡散層領域に局部
的に深く導入する工程と、前記拡散層領域にコンタクト
する電極配線を形成する工程とを備えたことを特徴とす
る半導体装置の製造方法。 （２）前記拡散層領域は、Ｍｏ５）ランラスタのソース
、ドレイン電圧およびその他の配線層領域である特許請
求の範囲第１項記載の半導体装置の製造方法。 （３）前記コンタクト孔部の拡散層表面を電極配線層形
成前に１５０〜２００Ｘエツチング除去するようにした
特許請求の範囲第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57177083A JPS5966170A (ja) | 1982-10-08 | 1982-10-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57177083A JPS5966170A (ja) | 1982-10-08 | 1982-10-08 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5966170A true JPS5966170A (ja) | 1984-04-14 |
Family
ID=16024824
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57177083A Pending JPS5966170A (ja) | 1982-10-08 | 1982-10-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5966170A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01218018A (ja) * | 1988-02-18 | 1989-08-31 | Internatl Business Mach Corp <Ibm> | 半導体材料を高融点金属に変換する方法及び前記方法を利用して製造される半導体装置 |
| JPH033324A (ja) * | 1989-05-13 | 1991-01-09 | Hyundai Electron Ind Co Ltd | 半導体接続装置の製造方法 |
| JPH04127523A (ja) * | 1990-09-19 | 1992-04-28 | Nec Corp | 半導体装置の製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56165338A (en) * | 1980-05-23 | 1981-12-18 | Nec Corp | Semiconductor device and manufacture thereof |
| JPS5772321A (en) * | 1980-10-24 | 1982-05-06 | Toshiba Corp | Manufacture of seiconductor device |
-
1982
- 1982-10-08 JP JP57177083A patent/JPS5966170A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56165338A (en) * | 1980-05-23 | 1981-12-18 | Nec Corp | Semiconductor device and manufacture thereof |
| JPS5772321A (en) * | 1980-10-24 | 1982-05-06 | Toshiba Corp | Manufacture of seiconductor device |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01218018A (ja) * | 1988-02-18 | 1989-08-31 | Internatl Business Mach Corp <Ibm> | 半導体材料を高融点金属に変換する方法及び前記方法を利用して製造される半導体装置 |
| JPH033324A (ja) * | 1989-05-13 | 1991-01-09 | Hyundai Electron Ind Co Ltd | 半導体接続装置の製造方法 |
| JPH04127523A (ja) * | 1990-09-19 | 1992-04-28 | Nec Corp | 半導体装置の製造方法 |
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