JPH10163226A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH10163226A JPH10163226A JP31742596A JP31742596A JPH10163226A JP H10163226 A JPH10163226 A JP H10163226A JP 31742596 A JP31742596 A JP 31742596A JP 31742596 A JP31742596 A JP 31742596A JP H10163226 A JPH10163226 A JP H10163226A
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- Japan
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- layer
- region
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Abstract
(57)【要約】
【課題】チャネル内の電子のΓ−Ｌ遷移を抑制すること
で電子の平均速度低下による素子の高周波特性の低下を
防ぐ。 【解決手段】バッファ層，チャネル層，電極層、および
ゲート，ソース，ドレインの電極をもつ半導体装置にお
いて、チャネル層のゲート電極直下の部分と、ドレイン
又はソース電極層の間の少なくとも一部に、チャネル内
の電流伝導方向に沿ったポテンシャルまたは電子陰性度
または伝導帯または価電子帯準位の変化を他の部分より
大きくした領域を設ける。
で電子の平均速度低下による素子の高周波特性の低下を
防ぐ。 【解決手段】バッファ層，チャネル層，電極層、および
ゲート，ソース，ドレインの電極をもつ半導体装置にお
いて、チャネル層のゲート電極直下の部分と、ドレイン
又はソース電極層の間の少なくとも一部に、チャネル内
の電流伝導方向に沿ったポテンシャルまたは電子陰性度
または伝導帯または価電子帯準位の変化を他の部分より
大きくした領域を設ける。
Description
【０００１】
【発明の属する技術分野】本発明は高周波回路，情報通
信システム，光伝送システム等で用いられる、高速で動
作する半導体装置に関する。
信システム，光伝送システム等で用いられる、高速で動
作する半導体装置に関する。
【０００２】
【従来の技術】情報通信の分野においては、衛星通信シ
ステムや携帯型情報通信システムの急速な市場拡大に伴
い、素子の高周波化に対する需要は年々増加しており、
１００ＧＨｚを越える遮断周波数を持つ様々な高周波素
子が報告されている。また素子の微細化が進み、研究レ
ベルでは１００ｎｍ以下のゲート幅をもつ様々な電界効
果トランジスタが多数報告されている。
ステムや携帯型情報通信システムの急速な市場拡大に伴
い、素子の高周波化に対する需要は年々増加しており、
１００ＧＨｚを越える遮断周波数を持つ様々な高周波素
子が報告されている。また素子の微細化が進み、研究レ
ベルでは１００ｎｍ以下のゲート幅をもつ様々な電界効
果トランジスタが多数報告されている。
【０００３】上のような微細素子においては、電子のド
リフト速度が飽和速度を上回るというバリスティック輸
送現象により、更なる高速化が期待できる。このような
バリスティック輸送現象を利用した新素子の研究は盛ん
に行われており、縦形のバイポーラトランジスタを原形
としたものとして、ＢＣＴ（バリスティック コレクシ
ョン トランジスタ）〔アメリカ電気電子技術者協会ト
ランザンクション オン エレクトロン デバイス，３
５巻４号４０１ページ，１９８８年〕、ＣＴ（コヒーレ
ントトランジスタ）〔アメリカ電気電子技術者協会トラ
ンザンクション オン エレクトロン デバイス、４０
巻８号１５１２ページ，１９９３年〕などが報告されて
いる。
リフト速度が飽和速度を上回るというバリスティック輸
送現象により、更なる高速化が期待できる。このような
バリスティック輸送現象を利用した新素子の研究は盛ん
に行われており、縦形のバイポーラトランジスタを原形
としたものとして、ＢＣＴ（バリスティック コレクシ
ョン トランジスタ）〔アメリカ電気電子技術者協会ト
ランザンクション オン エレクトロン デバイス，３
５巻４号４０１ページ，１９８８年〕、ＣＴ（コヒーレ
ントトランジスタ）〔アメリカ電気電子技術者協会トラ
ンザンクション オン エレクトロン デバイス、４０
巻８号１５１２ページ，１９９３年〕などが報告されて
いる。
【０００４】それに対し電界効果トランジスタのような
横形素子は、縦形素子に比べ微細加工寸法の制約が強
い。たとえば、分子線エピタキシャル法（ＭＢＥ）を用
いれば縦構造を数ｎｍのオーダーで制御できるのに対
し、横構造ではゲート幅は数１０ｎｍのオーダーであ
り、１００ｎｍ以下の構造を整合性良く制御することは
容易ではない。そのため横形素子は縦形素子に比べ能動
領域中の電子走行距離は長くならざるを得ない。
横形素子は、縦形素子に比べ微細加工寸法の制約が強
い。たとえば、分子線エピタキシャル法（ＭＢＥ）を用
いれば縦構造を数ｎｍのオーダーで制御できるのに対
し、横構造ではゲート幅は数１０ｎｍのオーダーであ
り、１００ｎｍ以下の構造を整合性良く制御することは
容易ではない。そのため横形素子は縦形素子に比べ能動
領域中の電子走行距離は長くならざるを得ない。
【０００５】
【発明が解決しようとする課題】ソース，ドレイン長が
ある程度大きな場合、電子はフォノン等によって散乱を
受け、その一部は大きな状態密度をもつＬバンド，Ｘバ
ンドへと遷移してしまう。Ｌバンド，Ｘバンドに遷移し
た電子はΓバンド内にあったときの数十倍の有効質量を
もつため、電子の平均速度は大きく低下し、素子の高周
波特性を低下させる。従って、チャネル内の電子のΓ−
Ｌ遷移を抑制することが、素子特性の向上に必要な課題
である。
ある程度大きな場合、電子はフォノン等によって散乱を
受け、その一部は大きな状態密度をもつＬバンド，Ｘバ
ンドへと遷移してしまう。Ｌバンド，Ｘバンドに遷移し
た電子はΓバンド内にあったときの数十倍の有効質量を
もつため、電子の平均速度は大きく低下し、素子の高周
波特性を低下させる。従って、チャネル内の電子のΓ−
Ｌ遷移を抑制することが、素子特性の向上に必要な課題
である。
【０００６】
【課題を解決するための手段】半導体基体上に少なくと
もバッファ層，チャネル層，電極層、およびゲート，ソ
ース，ドレインの電極をもつ半導体装置において、チャ
ネル層のゲート電極直下の部分と、ドレイン又はソース
電極層の間の少なくとも一部に、チャネル内の電流伝導
方向に沿ったポテンシャルまたは電子陰性度または伝導
帯または価電子帯準位の変化が他の部分より大きい領域
を設けることにより解決する。
もバッファ層，チャネル層，電極層、およびゲート，ソ
ース，ドレインの電極をもつ半導体装置において、チャ
ネル層のゲート電極直下の部分と、ドレイン又はソース
電極層の間の少なくとも一部に、チャネル内の電流伝導
方向に沿ったポテンシャルまたは電子陰性度または伝導
帯または価電子帯準位の変化が他の部分より大きい領域
を設けることにより解決する。
【０００７】
【発明の実施の形態】図１には本発明に基づくＭＥＳＦ
ＥＴ（金属−半導体電界効果トランジスタ）の構造を、
図６には従来構造を示す。ここで以下では半導体材料と
してＧａＡｓを用いたｎチャネルの場合を仮定して説明
する。
ＥＴ（金属−半導体電界効果トランジスタ）の構造を、
図６には従来構造を示す。ここで以下では半導体材料と
してＧａＡｓを用いたｎチャネルの場合を仮定して説明
する。
【０００８】図１の領域１は、例えば領域の左端に収束
イオンビーム注入（ＦＩＢ）によりｐ型不純物を１×１
０18／cm3 導入することによって形成されたものであ
る。図４および図５はチャネル内の電子の移動経路に沿
ったバンドダイヤグラムで、図４は本発明を用いた場合
で、図５は従来技術である。図４では領域の一部を比較
的高濃度のｐ型としているため伝導帯及び価電子帯の準
位が上昇しており、ゲートから当該領域までの伝導帯の
傾斜が緩和されている。
イオンビーム注入（ＦＩＢ）によりｐ型不純物を１×１
０18／cm3 導入することによって形成されたものであ
る。図４および図５はチャネル内の電子の移動経路に沿
ったバンドダイヤグラムで、図４は本発明を用いた場合
で、図５は従来技術である。図４では領域の一部を比較
的高濃度のｐ型としているため伝導帯及び価電子帯の準
位が上昇しており、ゲートから当該領域までの伝導帯の
傾斜が緩和されている。
【０００９】ＧａＡｓの場合、伝導帯の最もエネルギー
準位が低いものは有効質量の小さなΓバンドであり、Γ
バンドより０.２９ｅＶ 高いエネルギー準位には有効質
量の大きなＬバンドの底がある。チャネルのポテンシャ
ル傾斜が大きいと、図５に示すように、電子はゲートか
らドレインに向けて走行する途中でΓバンドからＬバン
ドへ遷移するため電子速度は低下する。それに対して本
発明を用いて図４のようにチャネル内のポテンシャル傾
斜を緩和し電子の運動エネルギーの過大な増加を抑え、
Γ−Ｌ遷移を抑制することにより、電子速度の向上を実
現できる。なお領域のポテンシャル等を変化させる方法
はｐ型不純物ドープに限定されない。
準位が低いものは有効質量の小さなΓバンドであり、Γ
バンドより０.２９ｅＶ 高いエネルギー準位には有効質
量の大きなＬバンドの底がある。チャネルのポテンシャ
ル傾斜が大きいと、図５に示すように、電子はゲートか
らドレインに向けて走行する途中でΓバンドからＬバン
ドへ遷移するため電子速度は低下する。それに対して本
発明を用いて図４のようにチャネル内のポテンシャル傾
斜を緩和し電子の運動エネルギーの過大な増加を抑え、
Γ−Ｌ遷移を抑制することにより、電子速度の向上を実
現できる。なお領域のポテンシャル等を変化させる方法
はｐ型不純物ドープに限定されない。
【００１０】実施例１（図１） まず以下に本発明を用いた素子の作成方法を示す。Ｇａ
Ａｓ半絶縁性基板１０の上にバッファ層として、厚さ５
００ｎｍのｐ型ＧａＡｓ層１１（１×１０17／cm3 ）を
ＭＢＥ法によって成長させ、その上にｎＧａＡｓ層１２
（２００ｎｍ３×１０17／cm3 ）を積層する。ＧａＡｓ
層１２上に熱ＣＶＤ法によりシリコン酸化膜（図示せ
ず）を堆積する。フォトリソグラフィーとエッチング
で、ソース，ドレイン部の酸化膜を除去しｎ型不純物を
イオン注入したのちＡｕＧｅ２１，２３を蒸着し、合金
化によりソース，ドレインのオーミック接合１３を形成
する。フォトリソグラフィーでゲートをパターンニング
してエッチング酸化膜を除去しＡｌを堆積してゲート電
極２２を形成する。
Ａｓ半絶縁性基板１０の上にバッファ層として、厚さ５
００ｎｍのｐ型ＧａＡｓ層１１（１×１０17／cm3 ）を
ＭＢＥ法によって成長させ、その上にｎＧａＡｓ層１２
（２００ｎｍ３×１０17／cm3 ）を積層する。ＧａＡｓ
層１２上に熱ＣＶＤ法によりシリコン酸化膜（図示せ
ず）を堆積する。フォトリソグラフィーとエッチング
で、ソース，ドレイン部の酸化膜を除去しｎ型不純物を
イオン注入したのちＡｕＧｅ２１，２３を蒸着し、合金
化によりソース，ドレインのオーミック接合１３を形成
する。フォトリソグラフィーでゲートをパターンニング
してエッチング酸化膜を除去しＡｌを堆積してゲート電
極２２を形成する。
【００１１】その後ゲート＝ドレイン間に収束イオンビ
ーム技術によりＢｅイオンを注入（加速エネルギー６０
ｋｅＶ、ドーズ量１×１０14／cm2 ）して領域Ａを形成
する。ここではＦＩＢを用いたが、不純物導入の方法は
それに限定されない。
ーム技術によりＢｅイオンを注入（加速エネルギー６０
ｋｅＶ、ドーズ量１×１０14／cm2 ）して領域Ａを形成
する。ここではＦＩＢを用いたが、不純物導入の方法は
それに限定されない。
【００１２】ここで、上記領域Ａは不純物導入に限ら
ず、何らかの手段により、部分的に結晶構造を変化させ
た構造とすることによっても本発明の目的を達成するこ
とができる。
ず、何らかの手段により、部分的に結晶構造を変化させ
た構造とすることによっても本発明の目的を達成するこ
とができる。
【００１３】実施例２（図２） ＧａＡｓ半絶縁性基板１０の上にバッファ層として、厚
さ５００ｎｍのｐ型ＧａＡｓ層１１（１×１０17／cm
3 ）を分子線エピタキシャル法（ＭＢＥ）によって成長
させ、その上にアンドープのＧａＡｓ層（２０ｎｍ）、
nAlGaAs層 （１０ｎｍ５×１０18／cm3）、アンドープのＧａＡｓ
層（２ｎｍ）、nAlGaAs層（２０ｎｍ３×１０19／c
m3）、ｎＧａＡｓ層（５０ｎｍ３×１０19／cm3）を順
次積層する。
さ５００ｎｍのｐ型ＧａＡｓ層１１（１×１０17／cm
3 ）を分子線エピタキシャル法（ＭＢＥ）によって成長
させ、その上にアンドープのＧａＡｓ層（２０ｎｍ）、
nAlGaAs層 （１０ｎｍ５×１０18／cm3）、アンドープのＧａＡｓ
層（２ｎｍ）、nAlGaAs層（２０ｎｍ３×１０19／c
m3）、ｎＧａＡｓ層（５０ｎｍ３×１０19／cm3）を順
次積層する。
【００１４】メサエッチングにより素子分離を行った
後、熱ＣＶＤ法によりシリコン酸化膜（図示せず）を堆
積する。フォトリソグラフィーとエッチングで、ソー
ス，ドレイン部の酸化膜を除去し、ＡｕＧｅを蒸着し、
合金化によりオーミック接合を形成する。フォトリソグ
ラフィーとエッチングでソース＝ドレイン間の開口部の
酸化膜を除去し、ｎＧａＡｓ層，nAlGaAs 層をエッチン
グで除去、ドライエッチングでアンドープＧａＡｓ層を
除去し、Ａｌを蒸着後リフトオフ法でゲート電極２２を
形成する。続いてＦＩＢによってｐ型不純物イオンを打
ち込み、領域Ｂを形成する。
後、熱ＣＶＤ法によりシリコン酸化膜（図示せず）を堆
積する。フォトリソグラフィーとエッチングで、ソー
ス，ドレイン部の酸化膜を除去し、ＡｕＧｅを蒸着し、
合金化によりオーミック接合を形成する。フォトリソグ
ラフィーとエッチングでソース＝ドレイン間の開口部の
酸化膜を除去し、ｎＧａＡｓ層，nAlGaAs 層をエッチン
グで除去、ドライエッチングでアンドープＧａＡｓ層を
除去し、Ａｌを蒸着後リフトオフ法でゲート電極２２を
形成する。続いてＦＩＢによってｐ型不純物イオンを打
ち込み、領域Ｂを形成する。
【００１５】実施例３（図３） ゲート電極２２形成までの製造プロセスは実施例２同様
である。ただしＦＩＢの加速エネルギーを途中で不連続
に変更し、チャネル上の不純物イオン濃度を低く抑え
る。これによって電子の走行経路上に散乱中心となる不
純物イオンを無くし、電子速度を低下させる原因のひと
つである弾性散乱確率の増加を押さえることができる。
である。ただしＦＩＢの加速エネルギーを途中で不連続
に変更し、チャネル上の不純物イオン濃度を低く抑え
る。これによって電子の走行経路上に散乱中心となる不
純物イオンを無くし、電子速度を低下させる原因のひと
つである弾性散乱確率の増加を押さえることができる。
【００１６】なお本発明の実施例をAlGaAs／ＧａＡｓ−
MESFET，ＨＥＭＴを例にとって説明した。しかし本発明
が適用できる半導体材料はＧａＡｓ，AlGaAsに限定され
ず、例えばInGaAs，ＩｎＧａＰ，InGaSb，ＩｎＳｂやそ
の混晶等、有効質量が異なりバンド底のエネルギーが異
なる２つ以上の伝導帯または価電子帯を持つ材料であれ
ば、上述の議論は成立する。
MESFET，ＨＥＭＴを例にとって説明した。しかし本発明
が適用できる半導体材料はＧａＡｓ，AlGaAsに限定され
ず、例えばInGaAs，ＩｎＧａＰ，InGaSb，ＩｎＳｂやそ
の混晶等、有効質量が異なりバンド底のエネルギーが異
なる２つ以上の伝導帯または価電子帯を持つ材料であれ
ば、上述の議論は成立する。
【００１７】キャリアの種類についても、InGaAs等、上
の条件を満たすなら、電子に限定されず正孔でもよい。
また素子構造についても本発明の適用範囲はMESFET，HE
MTに限定されず、電界効果型の素子であれば同様に適用
可能である。
の条件を満たすなら、電子に限定されず正孔でもよい。
また素子構造についても本発明の適用範囲はMESFET，HE
MTに限定されず、電界効果型の素子であれば同様に適用
可能である。
【００１８】このように本発明は電界効果型素子全体に
適用可能であるが、素子のチャネル内の電子速度を向上
するため、高周波回路への適用も適している。また本発
明は上に示したようにイオン注入など特にプロセスの複
雑化を招くことなく実施することができる。従って本発
明は集積回路への適用性がよく、本素子を用いることで
集積回路の高性能化を実現できる。また本発明は素子の
消費電力を増加することなく上記要件を満たすため、通
信システムの構成要素、例えば移動端末等への適用にも
適している。
適用可能であるが、素子のチャネル内の電子速度を向上
するため、高周波回路への適用も適している。また本発
明は上に示したようにイオン注入など特にプロセスの複
雑化を招くことなく実施することができる。従って本発
明は集積回路への適用性がよく、本素子を用いることで
集積回路の高性能化を実現できる。また本発明は素子の
消費電力を増加することなく上記要件を満たすため、通
信システムの構成要素、例えば移動端末等への適用にも
適している。
【００１９】
【発明の効果】本発明の半導体装置では、チャネル内の
電子のΓ−Ｌ遷移を抑制することにより、水平方向の微
細化を極端に進めることなく電子速度の向上を実現する
ことができる。それにより高い遮断周波数、相互コンダ
クタンスを持つ優れた特性を持つ素子が得られる。
電子のΓ−Ｌ遷移を抑制することにより、水平方向の微
細化を極端に進めることなく電子速度の向上を実現する
ことができる。それにより高い遮断周波数、相互コンダ
クタンスを持つ優れた特性を持つ素子が得られる。
【図１】本発明の一実施例のMESFETの素子構造を示す断
面図。
面図。
【図２】本発明の一実施例のＨＥＭＴの素子構造を示す
断面図。
断面図。
【図３】本発明の一実施例のＨＥＭＴの素子構造を示す
断面図。
断面図。
【図４】本発明の素子のバンドダイヤグラム。
【図５】従来技術の素子のバンドダイヤグラム。
【図６】従来技術のMESFETの素子構造を示す断面図。
１０…半絶縁性基板、１１…バッファ層、１２…チャネ
ル層、１３…コンタクト層、１３１…ｉ−ＧａＡｓ層、
１３２…Ｎ−AlGaAs層、１３３…ｎ−ＧａＡｓ層、１４
…キャリア供給層（Ｎ−AlGaAs）、２１…ソース電極、
２２…ゲート電極、２３…ドレイン電極。
ル層、１３…コンタクト層、１３１…ｉ−ＧａＡｓ層、
１３２…Ｎ−AlGaAs層、１３３…ｎ−ＧａＡｓ層、１４
…キャリア供給層（Ｎ−AlGaAs）、２１…ソース電極、
２２…ゲート電極、２３…ドレイン電極。
Claims (9)
- 【請求項１】半導体基体上に少なくともバッファ層，チ
ャネル層，電極層、およびゲート，ソース，ドレインの
電極をもつ半導体装置において、チャネル層のゲート電
極直下の部分と、ドレイン又はソース電極層の間の少な
くとも一部に、チャネル内の電流伝導方向に沿ったポテ
ンシャルまたは電子陰性度または伝導帯または価電子帯
準位の変化が他の部分より大きい領域（以下領域Ａとす
る）が１つ以上あることを特徴とする半導体装置。 - 【請求項２】請求項１の半導体装置において、上記電極
層から上記領域Ａまでの距離が、ゲートと電極層の間隔
の半分かそれより小さいことを特徴とする半導体装置。 - 【請求項３】半導体基体上に少なくともバッファ層，チ
ャネル層，電極層、およびゲート，ソース，ドレインの
電極をもつ半導体装置において、チャネル層のゲート電
極直下の部分と、ドレイン又はソース電極層の間の少な
くとも一部に、不純物濃度が他の部分より大きい領域
（以下領域Ｂとする）を設けたことを特徴とする半導体
装置。 - 【請求項４】半導体基体上に少なくともバッファ層，チ
ャネル層，電極層、およびゲート，ソース，ドレインの
電極をもつ半導体装置において、チャネル層のゲート電
極直下の部分と、ドレイン又はソース電極層の間の電流
経路以外の少なくとも一部に、不純物濃度が他の部分よ
り大きい領域（以下領域Ｃとする）を設けたことを特徴
とする半導体装置。 - 【請求項５】請求項２または３の半導体装置において、
上記領域Ｂまたは領域Ｃの不純物は収束イオンビーム
（ＦＩＢ）によって導入されてなることを特徴とする半
導体装置。 - 【請求項６】半導体基体上に少なくともバッファ層，チ
ャネル層，電極層、およびゲート，ソース，ドレインの
電極をもつ半導体装置において、チャネル層のゲート電
極直下の部分と、ドレイン又はソース電極層の間の少な
くとも一部に、半導体結晶が、他の部分と異なる領域を
設けたことを特徴とする半導体装置。 - 【請求項７】請求項１〜５の半導体装置を用いることを
特徴とした高周波回路。 - 【請求項８】請求項１〜５の半導体装置を用いることを
特徴とした集積回路。 - 【請求項９】請求項１〜５の半導体装置を用いることを
特徴とした通信システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31742596A JPH10163226A (ja) | 1996-11-28 | 1996-11-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31742596A JPH10163226A (ja) | 1996-11-28 | 1996-11-28 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10163226A true JPH10163226A (ja) | 1998-06-19 |
Family
ID=18088091
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31742596A Pending JPH10163226A (ja) | 1996-11-28 | 1996-11-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10163226A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010232503A (ja) * | 2009-03-27 | 2010-10-14 | Furukawa Electric Co Ltd:The | 半導体装置および半導体装置の製造方法 |
-
1996
- 1996-11-28 JP JP31742596A patent/JPH10163226A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010232503A (ja) * | 2009-03-27 | 2010-10-14 | Furukawa Electric Co Ltd:The | 半導体装置および半導体装置の製造方法 |
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