JPH10190363A - 帰還増幅回路 - Google Patents

Abstract

(57)【要約】 【課題】 不安定な状態から安定かつ正常動作可能な状
態に復帰するまでの時間を短縮することのできる帰還増
幅回路を提供する。 【解決手段】 増幅回路１に、増幅回路１の出力の一部
を入力側にフィードバックする帰還回路２を接続し、帰
還回路２と直列に、帰還回路２の動作を安定させる高抵
抗素子３を接続する。そして、高抵抗素子３と並列に、
高抵抗素子３に電流が流れるか否かを制御するスイッチ
回路４を接続し、スイッチ回路４の動作を制御する制御
回路５をスイッチ回路４に接続する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、高抵抗素子を含む
帰還増幅回路に関するものである。

【０００２】

【従来の技術】従来の高抵抗素子を含む帰還増幅回路を
図１１に示す。１は増幅回路である。２は帰還回路であ
り、増幅回路１の出力の一部を入力側にフィードバック
する。つまり、増幅回路１の入力端子部分は帰還回路２
を介して充電されることになる。３は高抵抗素子であ
り、帰還回路１と直列に接続され、帰還回路１の動作を
安定させるためのものである。

【０００３】上記回路構成において、特に入力信号が微
少な場合、回路内部に発生するノイズを小さくする必要
があるが、高抵抗素子３により発生するノイズはその抵
抗値に反比例するので、低ノイズ回路を実現するために
はこの抵抗値をかなり高いものにしなけれぱならない。

【０００４】図１２は、上図の概略基本回路図である。
増幅回路１は、オペアンプＯＰ１，帰還容量Ｃf及び基
準電位Ｖrとで構成され、帰還回路２は、オペアンプＯ
Ｐ２，容量Ｃ1，基準電位Ｖr及び抵抗Ｒ1とで構成され
ている。

【０００５】オペアンプＯＰ１の出力の一部がオペアン
プＯＰ２の正端子に入力され、オペアンプＯＰ２の出力
が高抵抗素子Ｒiを介してオペアンプＯＰ１の負端子に
入力される。オペアンプＯＰ１の正端子は基準電位Ｖr
を介してグランドに接続され、オペアンプＯＰ２の負端
子は、抵抗Ｒ1及び基準電位Ｖrを介してグランドに接続
され、オペアンプＯＰ２の負端子と出力側とは容量Ｃ1
を介して接続されている。

【０００６】また、入力端子とグランドとは、容量Ｃs
の焦電素子６を介して接続されている。

【０００７】この回路は、焦電素子６からの入力電流信
号を出力電圧に変換する、電流―電圧変換回路として働
くが、この時の変換インピーダンスＺ（ｓ）は、

【０００８】

【数１】

【０００９】と表される。ここで、

【００１０】

【数２】

【００１１】とおくと、上式は

【００１２】

【数３】

【００１３】のように書き換えられる。このように、こ
の電流―電圧変換回路の変換インピーダンスは、バンド
パスフィルタの周波数特性を持っている。ここで、ω0
は中心周波数で、Ｑは一般に選択度と呼ばれるものであ
る。

【００１４】また、焦電素子６からの入力信号は微小で
あるため、この回路は低雑音であることが要求される
が、この回路において支配的であるノイズ成分の一つと
して抵抗Ｒi（高抵抗素子３）による熱雑音があり、こ
れを抑えるためにＲiの抵抗値は１Ｔ（テラ）Ω程度以
上の高抵抗になっている。

【００１５】次に、この帰還増幅回路に電源が投入され
た場合の動作について図１２に基づいて説明する。帰還
増幅回路に電源が投入されると、入力端子は基準電圧Ｖ
rと等しくなろうとするが、焦電素子６は等価的には容
量であり、その出力インピーダンスは非常に高い。

【００１６】従って、入力端子を充電する経路は、帰還
回路２を経て高抵抗素子３からの経路のみとなる。しか
し、高抵抗素子３も上述の理由により高抵抗になってい
るため、充電に長い時間を必要とすることになる。

【００１７】

【発明が解決しようとする課題】上述のような構成の帰
還増幅回路では、低ノイズ回路を実現するために抵抗値
の高い高抵抗素子３を用いると、入力端子部分の充電ス
ピードが遅くなり、そのため、電源投入時等のように回
路が安定していない状態から正常動作可能な安定した状
態になるまでにかなり長い時間を必要とするという間題
があった。

【００１８】本発明は、上記の点に鑑みて成されたもの
であり、その目的とするところは、不安定な状態から安
定かつ正常動作可能な状態に復帰するまでの時間を短縮
することのできる帰還増幅回路を提供することにある。

【００１９】

【課題を解決するための手段】請求項１記載の発明は、
増幅回路と、該増幅回路の出力の一部を入力側にフィー
ドバックするための帰還回路と、該帰還回路と直列に接
続され該帰還回路の動作を安定させる高抵抗素子とから
なる帰還増幅回路において、前記高抵抗素子と並列に接
続され前記高抵抗素子に電流を流すか否かを制御するス
イッチ回路と、該スイッチ回路の動作を制御する制御回
路とを付加するようにしたことを特徴とするものであ
る。

【００２０】請求項２記載の発明は、請求項１記載の帰
還増幅回路において、前記スイッチ回路と直列に緩衝用
抵抗素子を付加するようにしたことを特徴とするもので
ある。

【００２１】請求項３記載の発明は、請求項１または請
求項２記載の帰還増幅回路において、前記制御回路をコ
ンデンサと該コンデンサを充電する充電用抵抗素子との
直列回路で構成し、該直列回路を電源とグランドとの間
に接続し、前記充電用抵抗素子と前記コンデンサとの接
続点の電位に基づき前記スイッチ回路を制御するように
したことを特徴とするものである。

【００２２】請求項４記載の発明は、請求項３記載の帰
還増幅回路において、前記充電用抵抗素子として、前記
高抵抗素子と同じ特性を有する素子を用いたことを特徴
とするものである。

【００２３】請求項５記載の発明は、請求項３または請
求項４記載の帰還増幅回路において、前記制御回路にバ
ッファ回路を付加し、前記接続点と前記スイッチ回路と
を前記パッファ回路を介して接続するようにしたことを
特徴とするものである。

【００２４】請求項６記載の発明は、請求項５記載の帰
還増幅回路において、前記バッファ回路を第１のインバ
ータと第２のインバータとを直列に接続することにより
構成し、前記第１のインバータの閾値を高くし、前記第
２のインバータの閾値を低くするようにしたことを特徴
とするものである。

【００２５】請求項７記載の発明は、請求項５または請
求項６記載の帰還増幅回路において、前記バッファ回路
を第１のインバータと第２のインバータとを直列に接続
することにより構成し、前記第１のインバータにヒステ
リシス特性を持たせるようにしたことを特徴とするもの
である。

【００２６】請求項８記載の発明は、請求項５乃至請求
項７記載の帰還増幅回路において、前記高抵抗素子と前
記スイッチ回路との組を前記帰還回路と直列に複数組接
続し、前記スイッチ回路と前記接続点との間にそれぞれ
異なる数の前記バッファ回路を介在させるようにしたこ
とを特徴とするものである。

【００２７】請求項９記載の発明は、請求項１または請
求項２記載の帰還増幅回路において、前記制御回路をプ
ログラム可能なデジタル回路により構成するようにした
ことを特徴とするものである。

【００２８】請求項１０記載の発明は、請求項９記載の
帰還増幅回路において、前記高抵抗素子と前記スイッチ
回路との組を前記帰還回路と直列に複数組接続し、それ
ぞれの前記スイッチ回路を前記デジタル回路により制御
するようにしたことを特徴とするものである。

【００２９】

【発明の実施の形態】以下、本発明の実施形態について
図面に基づき説明する。

【００３０】＝実施形態１＝ 図１は、本発明の一実施形態に係る帰還増幅回路を示す
概略構成図である。１は増幅回路である。２は帰還回路
であり、増幅回路１の出力の一部を入力側にフィードバ
ックする。３は高抵抗素子であり、帰還回路２と直列に
接続され、帰還回路２の動作を安定させるためのもので
ある。４はスイッチ回路であり、高抵抗素子３と並列に
接続され、高抵抗素子３に電流が流れるか否かを制御す
るものである。つまり、スイッチ回路４がオンしている
ときは高抵抗素子３に電流が流れなくなり、スイッチ回
路４がオフしているときは高抵抗素子３に電流が流れる
ような制御を行うのである。５は制御回路であり、スイ
ッチ回路４のオン／オフ制御を行うものである。

【００３１】図２は、上図の概略基本回路図である。増
幅回路１は、オペアンプＯＰ１，帰還容量Ｃf及び基準
電位Ｖrとで構成され、帰還回路２は、オペアンプＯＰ
２，容量Ｃ1，基準電位Ｖr及び抵抗Ｒ1とで構成されて
いる。

【００３２】オペアンプＯＰ１の出力の一部がオペアン
プＯＰ２の正端子に入力され、オペアンプＯＰ２の出力
が高抵抗素子３を介してオペアンプＯＰ１の負端子に入
力される。オペアンプＯＰ１の正端子は基準電位Ｖrを
介してグランドに接続され、オペアンプＯＰ２の負端子
は、抵抗Ｒ1及び基準電位Ｖrを介してグランドに接続さ
れ、オペアンプＯＰ２の負端子と出力側とは容量Ｃ1を
介して接続されている。

【００３３】また、入力端子とグランドとは、容量Ｃs
の焦電素子６を介して接続されている。

【００３４】次に、本実施形態の動作について説明す
る。帰還増幅回路の電源投入時や回路にノイズが印加さ
れた時等のように回路動作が不安定である場合に、制御
回路５によりスイッチ回路４をオンし、高抵抗素子３に
流れる電流をスイッチ回路４にバイパスさせる。スイッ
チ回路４は、高抵抗素子３に比べ抵抗値が小さいため、
回路が安定状態になるまでの時間が早く、回路が安定状
態になり正常動作をするようになったところで制御回路
５ではスイッチ回路４をオフし、電流が高抵抗素子３に
導通するようにする。その後、過渡期を経て、回路が安
定動作可能な状態になる。

【００３５】従って、本実施形態においては、帰還増幅
回路が安定正常な動作を行うようになるまでの時間を長
くする原因となる高抵抗素子３に流れる電流を、回路の
動作が安定するまで高抵抗素子３より抵抗値の遙かに小
さいスイッチ回路４によりバイパスするようにしたの
で、電源投入時等のように回路動作が不安定な状態から
安定かつ正常動作可能な状態になるまでの時間を短縮す
ることができる。

【００３６】＝ 実施形態２＝ 図３は、本発明の他の実施形態に係る帰還増幅回路を示
す概略構成図である。本実施形態では、図１で示した帰
還増幅回路に加えて、緩衝用抵抗素子７をスイッチ回路
４と直列に接続した構成となっており、高抵抗素子３に
電流が流れていない場合でも、緩衝用抵抗素子７には電
流が流れることになる。

【００３７】従って、本実施形態においては、スイッチ
回路４のオン／オフに関わらず、常に回路中に抵抗が存
在することになるので、高抵抗素子３を完全に短絡した
ときに回路が不安定になり発振してしまうのを防止する
ことができる。

【００３８】＝実施形態３＝ 図４は、本発明の他の実施形態に係る帰還増幅回路を示
す概略構成図である。本実施形態では、図１で示した帰
還増幅回路の制御回路５をコンデンサ８とコンデンサ８
を充電するために用いる充電用抵抗素子９とを直列に接
続したものにより構成している。充電用抵抗素子９の接
続点１０と異なる側には電源が接続され、コンデンサ８
の接続点１０と異なる側はグランドに接続され、コンデ
ンサ８と充電用抵抗素子９との接続点１０はスイッチ回
路４に接続された構成となっており、接続点１０の電
位、即ち、コンデンサ８の充電電位によりスイッチ回路
４のオン／オフが制御されるようになっている。

【００３９】次に、本実施形態の帰還増幅回路に電源が
投入された場合の動作について説明する。コンデンサ８
が充電されていないときはスイッチ回路４はオンしてお
り、高抵抗素子３に流れる電流はスイッチ回路４により
バイパスされている。帰還増幅回路に電源が投入される
と、充電用抵抗素子９を介してコンデンサ８が充電さ
れ、接続点１０の電位は電源の立ち上がりに比ぺて、コ
ンデンサ８及び充電用抵抗素子９の時定数でゆっくりと
立ち上がる。つまり、コンデンサ８の容量及び充電用抵
抗素子９の抵抗値が高いほど立ち上がり時間は長くな
る。そして、接続点１０の電位がある閾値に達するまで
スイッチ回路４はオンされているので、帰還増幅回路は
急速に安定状態に近づく。

【００４０】接続点１０の電位が前記閾値に達すると、
スイッチ回路４がオフし、高抵抗素子３に電流が導通さ
れる状態になり、帰還増幅回路は過渡期を経て正常動作
可能な状態に落ち着くことになる。

【００４１】なお、コンデンサ８を放電する放電回路
（図示せず）を設けるようにすれば、ノイズ等により帰
還増幅回路の動作が不安定になったとき、この放電回路
により再びスイッチ回路４をオンし、上述と同様の動作
により帰還増幅回路の動作が安定するまでの時間を短縮
させることができる。

【００４２】また、高抵抗素子３と充電用抵抗素子９と
して、例えぱ温度特性等について同じ特性を有する素子
を用いれば、高抵抗素子３と充電用抵抗素子９とにおい
て温度特性等による各々の抵抗値のぱらつきが同じにな
る。従って、高抵抗素子３の抵抗値がぱらつきにより高
くなると、スイッチ回路４がオフした際、高抵抗素子３
の抵抗値が高くなったことにより余計に安定状態までの
時間がかかることになるが、充電用抵抗素子９の抵抗値
も高抵抗素子３と同様に高くなる。これにより、コンデ
ンサ８の充電時間も長くなるので、スイッチ回路４がオ
ンしている時間が長くなり、結果として高抵抗素子３の
抵抗値のぱらつきによって安定動作可能になるまでの時
間が長くなるのを防止することができる。

【００４３】＝実施形態４＝ 図５は、本発明の他の実施形態に係る帰還増幅回路を示
す概略構成図である。本実施形態では、図４で示した帰
還増幅回路において、コンデンサ８と充電用抵抗素子９
との接続点１０とスイッチ回路４とをバッファ回路１１
を介して接続した構成となっている。バッファ回路１１
はインバータ等により構成され、信号が入カされてから
出力されるまでに若干の遅延時間を生じる。

【００４４】従って、本実施形態においては、バッファ
回路１１に信号が入力されてから出力されるまでの遅延
時間を利用して、オンしているスイッチ回路４がオフす
るまでの時間を遅らせることができる。つまり、スイッ
チ回路４がオンしている時間を長くするために帰還増幅
回路の回路サイズに直接影響を与えるコンデンサ８の容
量を増加させることなくバッファ回路１１によりスイッ
チ回路４がオンしている時間を長くすることができる。

【００４５】＝実施形態５＝ 図６は、本発明の他の実施形態に係る帰還増幅回路を示
す概略構成図である。本実施形態では、図５で示した帰
還増幅回路において、バッファ回路１１をインバータ１
１ａ，１１ｂとを直列に接続することにより構成し、イ
ンバータ１１ａの閾値を高く、インバータ１１ｂの閾値
を低くするようにした構成となっている。

【００４６】次に、本実施形態の動作について説明す
る。実施形態３と同様に、接続点１０の電位によりスイ
ッチ回路４をオンからオフに切り換える。この際、イン
バータ１１ａは、通常のインバータの閾値よりも高く設
定すると、信号が入力されてから出力されるまでの時間
を長くすることができるので、結果としてスイッチ回路
４がオンしている時間を長くすることができる。また、
同様に、次段のインバータ１１ｂの閾値を通常のインパ
ータの閾値よりも低くすることで、インバータ１１ｂに
信号が入力されてから出力されるまでの時間を長くする
ことができるので、結果としてスイッチ回路４がオンし
ている時間を長くすることができる。

【００４７】なお、どちらか一方のインバータ１１ａ，
１１ｂについて前述のように閾値を設定するだけでもイ
ンパータにおける信号の遅延時間を長くすることができ
る。

【００４８】従って、本実施形態においては、スイッチ
回路４がオンしている時間を長くするために帰還増幅回
路の回路サイズに直接影響を与えるコンデンサ８の容量
を増加させることなく、バッファ回路１１を構成するイ
ンパータ１１ａ，１１ｂの閾値を設定することによりス
イッチ回路がオンしている時間を長くすることができ
る。

【００４９】＝実施形態６＝ 図７は、本発明の他の実施形態に係る帰還増幅回路を示
す概略構成図である。本実施形態では、図５で示した帰
還増幅回路において、バッファ回路１１をインバータ１
１ｃ，１１ｄとを直列に接続することにより構成し、イ
ンバータ１１ｃにヒステリシス特性を持たせるようにし
た構成となっている。

【００５０】次に、本実施形態の動作について説明す
る。実施形態３と同様に接続点１０の電位によりスイッ
チ回路４をオンからオフに切り換える。この際、インバ
ータ１１ｃは、ヒステリシス特性を有するので、コンデ
ンサ８，充電用抵抗素子９等で発生したノイズを吸収
し、スイッチ回路４に与えるノイズの影響が小さくする
ように働く。インバータ１１ｄは、インバータ１１ｃに
おいて反転された信号の極性を再び反転させ、元の状態
に戻すためのものである。

【００５１】従って、本実施形態においては、ヒステリ
シス特性を有するインバータ１１ｃがスイッチ回路４へ
の信号に含まれるノイズを吸収するように働くので、コ
ンデンサ８，充電用抵抗素子９等からスイッチ回路４へ
伝わるノイズによる影響を減少させることができる。

【００５２】＝実施形態７＝図８は、本発明の他の実施
形態に係る帰還増幅回路を示す概略構成図である。本実
施形態では、増幅回路１に、増幅回路１の出力の一部を
入力側にフィードバックする帰還回路２を接続し、高抵
抗素子３ａとスイッチ回路４ａとの並列回路と高抵抗素
子３ｂとスイッチ回路４ｂとの並列回路との直列回路が
帰還回路２に直列に接続されている。コンデンサ８と充
電用抵抗素子９との接続点１０とスイッチ回路４ａと
は、インバータ１１ｃ，１１ｄを介して、接続点１０と
スイッチ回路４ｂとは、インバータ１１ｃ〜１１ｆの直
列回路を介して接続されている。

【００５３】なお、高抵抗素子とスイッチ回路との並列
回路を帰還回路２と直列に３組以上接続するようにして
も良い。

【００５４】次に、本実施形態の動作について説明す
る。スイッチ回路４のオン／オフの制御については、実
施形態６と同様である。しかし、スイッチ回路４ａとス
イッチ回路４ｂとでは、接続点１０との間にあるインバ
ータの数が異なるため、図８に示した回路構成では、ス
イッチ回路ｂがオンしている時間が長くなる。このた
め、高抵抗素子３ａが導通されるようになってから高抵
抗素子３ｂが導通されるようになる。

【００５５】従って、本実施形態においては、接続点１
０とそれぞれのスイッチ回路４ａ，４ｂとの間に任意の
数のインバータを付加することで、スイッチ回路４ａ，
４ｂがオフするまでの時間を任意に設定することがで
き、これにより帰還増幅回路において高抵抗素子３ａ，
３ｂがバイパスされている状態から導通状態にいきなり
切り換わるのではなく、高抵抗素子３ａ，３ｂの抵抗値
が幾つかの段階を経て徐々に増加するようにできるの
で、いきなり切り換わることで発生するノイズや回路の
動作が不安定になることを防ぐことができる。

【００５６】＝実施形態８＝ 図９は、本発明の他の実施形態に係る帰還増幅回路を示
す概略構成図である。本実施形態では、図１で示した帰
還増幅回路において、制御回路５がカウンタ機能等を備
えたプログラム可能なデジタル回路１２で構成されてい
る。

【００５７】従って、本実施形態においては、デジタル
回路１２のプログラムを変更することによりスイッチ回
路４がオンしている時間を自由に設定することができ
る。

【００５８】＝実施形態９＝ 図１０は、本発明の他の実施形態に係る帰還増幅回路を
示す概略構成図である。本実施形態では、増幅回路１
に、増幅回路１の出力の一部を入力側にフィードバック
する帰還回路２を接続し、高抵抗素子３ａとスイッチ回
路４ａとの並列回路と高抵抗素子３ｂとスイッチ回路４
ｂとの並列回路との直列回路が帰還回路２に直列に接続
されている。そして、スイッチ回路４ａ，４ｂにはデジ
タル回路１２が接続されている。

【００５９】なお、高抵抗素子とスイッチ回路との並列
回路を帰還回路２と直列に３組以上接続するようにして
も良い。

【００６０】従って、本実施形態においては、デジタル
回路１２により複数のスイッチ回路４ａ，４ｂがオフす
るまでの時間を自由に設定することができる。また、帰
還増幅回路の高抵抗素子３ａ，３ｂの抵抗値をスイッチ
回路４ａ，４ｂのオン／オフにより容易に制御できるた
め、用途に応じて帰還増幅回路の抵抗値を自由に設定す
ることができる。

【００６１】

【発明の効果】請求項１記載の発明は、増幅回路と、増
幅回路の出力の一部を入力側にフィードバックするため
の帰還回路と、帰還回路と直列に接続され帰還回路の動
作を安定させる高抵抗素子とからなる帰還増幅回路にお
いて、高抵抗素子と並列に接続され高抵抗素子に電流を
流すか否かを制御するスイッチ回路と、スイッチ回路の
動作を制御する制御回路とを付加するようにしたので、
電源投入時等の回路動作が不安定な状態から安定かつ正
常動作可能な状態になるまでの時間を短縮する帰還増幅
回路を提供することができた。

【００６２】請求項２記載の発明は、請求項１記載の帰
還増幅回路において、スイッチ回路と直列に緩衝用抵抗
素子を付加するようにしたので、高抵抗素子を完全に短
絡したときに回路が不安定になり発振しやすくなるのを
防止することができる。

【００６３】請求項３記載の発明は、請求項１または請
求項２記載の帰還増幅回路において、制御回路をコンデ
ンサとコンデンサを充電する充電用抵抗素子との直列回
路で構成し、直列回路を電源とグランドとの間に接続
し、充電用抵抗素子とコンデンサとの接続点の電位に基
づきスイッチ回路を制御するようにしたので、コンデン
サがある程度の時間経過とともに充電され接続点の電位
がある閾値を越えたところで高抵抗素子が導通されるよ
うになるため、帰還増幅回路において電源投入時等の不
安定な状態から安定かつ正常動作可能な状態に復帰する
までの時間を短縮することができる。

【００６４】請求項４記載の発明は、請求項３記載の帰
還増幅回路において、充電用抵抗素子として、高抵抗素
子と同じ特性を有する素子を用いたので、高抵抗素子と
充電用抵抗素子の温度特性等により各々の抵抗値のぱら
つきが同じになり、抵抗値のぱらつきにより帰還増幅回
路が安定動作するまでの時間が長くなるのを防止するこ
とができる。

【００６５】請求項５記載の発明は、請求項３または請
求項４記載の帰還増幅回路において、制御回路にバッフ
ァ回路を付加し、接続点とスイッチ回路とをパッファ回
路を介して接続するようにしたので、バッファ回路によ
りスイッチ回路をオフする信号が伝搬する時間を遅らせ
ることが可能となり、高抵抗素子に導通されるまでの時
間を遅らせることができる。

【００６６】請求項６記載の発明は、請求項５記載の帰
還増幅回路において、バッファ回路を第１のインバータ
と第２のインバータとを直列に接続することにより構成
し、第１のインバータの閾値を高くし、第２のインバー
タの閾値を低くするようにしたので、第１のインバータ
及び第２のインバータにおいて信号が入力されてから出
力されるまでの時間を閾値の設定により遅らせることが
可能となり、高抵抗素子に導通されるまでの時間を遅ら
せることができる。

【００６７】請求項７記載の発明は、請求項５または請
求項６記載の帰還増幅回路において、バッファ回路を第
１のインバータと第２のインバータとを直列に接続する
ことにより構成し、第１のインバータにヒステリシス特
性を持たせるようにしたので、制御回路にノイズが発生
した際、制御回路からスイッチ回路へ伝わるノイズによ
る影響を減少させることができる。

【００６８】請求項８記載の発明は、請求項５乃至請求
項７記載の帰還増幅回路において、高抵抗素子とスイッ
チ回路との組を帰還回路と直列に複数組接続し、スイッ
チ回路と接続点との間にそれぞれ異なる数のバッファ回
路を介在させるようにしたので、帰還増幅回路において
高抵抗素子がバイパスされている状態から導通される状
態にいきなり切り換わるのではなく、高抵抗素子の抵抗
値が幾つかの段階を経て徐々に増加するようになり、い
きなり切り換わることで発生するノイズや回路の動作が
不安定になるのを防止することができる。

【００６９】請求項９記載の発明は、請求項１または請
求項２記載の帰還増幅回路において、制御回路をプログ
ラム可能なデジタル回路により構成するようにしたの
で、スイッチ回路をオンし、高抵抗素子に流れる電流を
バイパスしてから高抵抗素子に導通されるまでの時間を
自由に設定することができる。

【００７０】請求項１０記載の発明は、請求項９記載の
帰還増幅回路において、高抵抗素子とスイッチ回路との
組を帰還回路と直列に複数組接続し、それぞれのスイッ
チ回路をデジタル回路により制御するようにしたので、
複数のスイッチ回路の動作時間を自由に設定できるとと
もに、複数の高抵抗素子の中から所望の抵抗値を持つ抵
抗素子を選択することが可能となる。

【図面の簡単な説明】

【図１】本発明の一実施形態に係る帰還増幅回路を示す
概略構成図である。

【図２】上図の概略基本回路図である。

【図３】本発明の他の実施形態に係る帰還増幅回路を示
す概略構成図である。

【図４】本発明の他の実施形態に係る帰還増幅回路を示
す概略構成図である。

【図５】本発明の他の実施形態に係る帰還増幅回路を示
す概略構成図である。

【図６】本発明の他の実施形態に係る帰還増幅回路を示
す概略構成図である。

【図７】本発明の他の実施形態に係る帰還増幅回路を示
す概略構成図である。

【図８】本発明の他の実施形態に係る帰還増幅回路を示
す概略構成図である。

【図９】本発明の他の実施形態に係る帰還増幅回路を示
す概略構成図である。

【図１０】本発明の他の実施形態に係る帰還増幅回路を
示す概略構成図である。

【図１１】従来例に係る帰還増幅回路を示す概略構成図
である。

【図１２】上図の概略基本回路図である。

【符号の説明】

ＯＰ１，ＯＰ２ オペアンプ Ｃf 帰還容量 Ｃ1 容量 Ｒi，Ｒ1 抵抗 Ｖr 基準電位 １ 増幅回路 ２ 帰還回路 ３，３ａ，３ｂ 高抵抗素子 ４，４ａ，４ｂ スイッチ回路 ５ 制御回路 ６ 焦電素子 ７ 緩衝用抵抗素子 ８ コンデンサ ９ 充電用抵抗素子 １０ 接続点 １１ バッファ回路 １１ａ〜１１ｆ インバータ １２ デジタル回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 藤村 俊夫 大阪府門真市大字門真1048番地松下電工株 式会社内

Claims (10)

【特許請求の範囲】
1. 【請求項１】 増幅回路と、該増幅回路の出力の一部を
   入力側にフィードバックするための帰還回路と、該帰還
   回路と直列に接続され該帰還回路の動作を安定させる高
   抵抗素子とからなる帰還増幅回路において、前記高抵抗
   素子と並列に接続され前記高抵抗素子に電流を流すか否
   かを制御するスイッチ回路と、該スイッチ回路の動作を
   制御する制御回路とを付加するようにしたことを特徴と
   する帰還増幅回路。
2. 【請求項２】 前記スイッチ回路と直列に緩衝用抵抗素
   子を付加するようにしたことを特徴とする請求項１記載
   の帰還増幅回路。
3. 【請求項３】 前記制御回路をコンデンサと該コンデン
   サを充電する充電用抵抗素子との直列回路で構成し、該
   直列回路を電源とグランドとの間に接続し、前記充電用
   抵抗素子と前記コンデンサとの接続点の電位に基づき前
   記スイッチ回路を制御するようにしたことを特徴とする
   請求項１または請求項２記載の帰還増幅回路。
4. 【請求項４】 前記充電用抵抗素子として、前記高抵抗
   素子と同じ特性を有する素子を用いたことを特徴とする
   請求項３記載の帰還増幅回路。
5. 【請求項５】 前記制御回路にバッファ回路を付加し、
   前記接続点と前記スイッチ回路とを前記パッファ回路を
   介して接続するようにしたことを特徴とする請求項３ま
   たは請求項４記載の帰還増幅回路。
6. 【請求項６】 前記バッファ回路を第１のインバータと
   第２のインバータとを直列に接続することにより構成
   し、前記第１のインバータの閾値を高くし、前記第２の
   インバータの閾値を低くするようにしたことを特徴とす
   る請求項５記載の帰還増幅回路。
7. 【請求項７】 前記バッファ回路を第１のインバータと
   第２のインバータとを直列に接続することにより構成
   し、前記第１のインバータにヒステリシス特性を持たせ
   るようにしたことを特徴とする請求項５または請求項６
   記載の帰還増幅回路。
8. 【請求項８】 前記高抵抗素子と前記スイッチ回路との
   組を前記帰還回路と直列に複数組接続し、前記スイッチ
   回路と前記接続点との間にそれぞれ異なる数の前記バッ
   ファ回路を介在させるようにしたことを特徴とする請求
   項５乃至請求項７記載の帰還増幅回路。
9. 【請求項９】 前記制御回路をプログラム可能なデジタ
   ル回路により構成するようにしたことを特徴とする請求
   項１または請求項２記載の帰還増幅回路。
10. 【請求項１０】 前記高抵抗素子と前記スイッチ回路と
    の組を前記帰還回路と直列に複数組接続し、それぞれの
    前記スイッチ回路を前記デジタル回路により制御するよ
    うにしたことを特徴とする請求項９記載の帰還増幅回
    路。