JPH10223783A

JPH10223783A - 半導体装置及びその製造方法

Info

Publication number: JPH10223783A
Application number: JP9026744A
Authority: JP
Inventors: Keiichi Haraguchi; 恵一原口; Masahiro Ushiyama; 雅弘牛山
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1997-02-10
Filing date: 1997-02-10
Publication date: 1998-08-21

Abstract

(57)【要約】【課題】スタック構造を有する不揮発性半導体記憶装置
の書き込み・消去特性と電荷保持時間およびＭＯＳトラ
ンジスタのホットキャリア耐性を向上させる。【解決手段】スタック構造を有する不揮発性半導体記憶
装置およびＭＯＳトランジスタのゲート絶縁膜として、
界面凖位密度の注入電荷依存性が互いに異なる酸窒化シ
リコン膜を用いる。【効果】不揮発性半導体記憶装置とＭＯＳトランジスタ
のゲート絶縁膜の界面凖位が少なくなるため、書き込み
・消去特性と電荷保持時間が向上し、ホットキャリア耐
性も向上する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関し、詳しくはゲート絶縁膜とシリコン基
板との界面における界面準位が少なく、高い特性を有す
る不揮発性半導体記憶装置およびＭＯＳトランジスタ
が、同一の半導体基板に形成された半導体装置およびそ
の製造方法に関する。

【０００２】

【従来の技術】周知のように、スタック構造を有する不
揮発性半導体記憶装置は、浮遊ゲート電極と制御ゲート
電極を有しており、この浮遊ゲート電極に電荷を蓄積し
たり、浮遊ゲート電極から電荷を放出したりすることに
よって、情報の書き込み、保持および消去が行なわれ
る。代表的な構造としては、膜厚が１０ｎｍ程度の薄い
酸化シリコン膜からなるゲート絶縁膜およびソース、ド
レイン電極がシリコン基板上に形成され、ゲート絶縁膜
の上には多結晶シリコン膜からなる浮遊ゲート電極、絶
縁膜および多結晶シリコン膜からなる制御ゲート電極が
順次積層されている。

【０００３】また、制御ゲート電極、ソース、ドレイン
およびシリコン基板に、それぞれ例えば１８Ｖ、０Ｖ、
０Ｖおよび０Ｖの電圧を１ミリ秒印加すると、シリコン
基板から浮遊ゲート電極にファウラー・ノードハイム
（Fowler-Nordheim:以下、Ｆ−Ｎと略す)電流が流れ
て、浮遊ゲート電極に電荷（電子）が蓄積され、「消
去」状態になる。

【０００４】これとは反対に、制御ゲート電極、ソー
ス、ドレインおよびシリコン基板に、それぞれ例えば−
９Ｖ、０Ｖ、４Ｖおよび０Ｖの電圧を１ミリ秒印加する
と、浮遊ゲート電極中の電子はＦ−Ｎ電流によって引き
抜からて、「書き込み」状態になる。これを「読み出
す」には、例えば制御ゲート電極に３.３Ｖの電源電
圧、ドレイン電極に１Ｖ程度の電圧をそれぞれ印加すれ
ばよい。ドレイン電流のしきい値電圧から、浮遊ゲート
の電荷の蓄積状態を知ることができる。これがスタック
構造を有する不揮発性半導体記憶装置の動作原理であ
り、このような半導体記憶装置は、例えば特願平０４−
３３１４０３に記載されている。

【０００５】一方、スタック構造を有する不揮発性半導
体記憶装置の周辺回路には、ＭＯＳ(Metal Oxide Semic
onductor)構造を持つトランジスタが使われている。Ｍ
ＯＳトランジスタは、ゲート、ソース、ドレインおよび
シリコン基板に、それぞれ例えば３.３Ｖ、０Ｖ、１Ｖ
および０Ｖの電圧を印加することによって動作する。こ
の際の動作は、スタック構造を有する上記不揮発性半導
体記憶装置の「読み出し」時の動作と同じである。

【０００６】

【発明が解決しようとする課題】上記スタック構造を有
する従来の不揮発性半導体記憶装置では、シリコン基板
と浮遊ゲート電極の間にＦ−Ｎ電流が流れる際、膜厚１
０ｎｍ程度の薄いゲート絶縁膜に１０ＭＶ／ｃｍ近い高
い電界が印加される。そのため、書き込みと消去を繰り
返すうちにゲート絶縁膜が劣化して、良好な書き込み、
消去特性を維持できなくなり、電気的ストレスに対する
ゲート絶縁膜の耐圧を向上することなしに、デバイスの
高い信頼性を維持するのは困難である。

【０００７】従って、不揮発性半導体記憶装置として
は、ゲート絶縁膜の電気的ストレスに対する耐圧が高
く、Ｆ−Ｎトンネル電流によるゲート絶縁膜の劣化を防
止して、良好な書き込み、消去特性を維持することが極
めて重要である。

【０００８】また、周辺回路において使用されるＭＯＳ
トランジスタにおいても、近年のＬＳＩ回路に要求され
ている高速動作と高い信頼性を維持するためには、ＭＯ
Ｓトランジスタの動作時に発生するホットキャリアに対
する耐性が高いことが必要である。

【０００９】本発明の目的は、ゲート絶縁膜の電気的ス
トレスに対する耐圧が高く、Ｆ−Ｎトンネル電流による
ゲート絶縁膜の劣化を防止して、良好な書き込みおよび
消去特性を維持することできる不揮発性半導体記憶装置
およびホットキャリアによるゲート絶縁膜の劣化を効果
的に防止して、高速動作と高い信頼性を維持することの
できるＭＯＳトランジスタが、同一の半導体基板に形成
された半導体装置およびその製造方法を提供することで
ある。

【００１０】

【課題を解決するための手段】上記目的を達成するため
の本発明の半導体装置は、半導体基板の第１の領域上に
積層して形成されたゲート絶縁膜、浮遊ゲート電極、層
間絶縁膜および制御ゲート電極を有する不揮発性半導体
記憶装置と、上記半導体基板の上記第１の領域とは異な
る第２の領域上に積層して形成れたゲート絶縁膜および
ゲート電極を有するＭＯＳトランジスタを具備し、上記
不揮発性半導体記憶装置のゲート絶縁膜および上記ＭＯ
Ｓトランジスタのゲート絶縁膜は、界面準位密度の注入
電荷依存性が互いに異なることを特徴とする。

【００１１】すなわち、図３に示したシリコン基板（半
導体）・ゲート絶縁膜（酸化シリコン膜）・ポリシリコ
ン（金属）のバンド構造から明らかなように、高い電界
が印加されて、電極から酸化シリコン膜にＦ−Ｎトンネ
ル電流が注入される際に、高いエネルギーを持ったホッ
トエレクトロンが同時に発生して、高いエネルギーを持
ったホットホールを叩き出し、このホットホールがゲー
ト絶縁膜の内部に進入して、ゲート絶縁膜内の界面付近
に深いトラップ準位が形成され、このトラップ準位によ
って上記ゲート絶縁膜の劣化が生ずる。

【００１２】しかし、ゲート絶縁膜の一部が窒化される
と、ゲート絶縁膜へのホットホールの進入は効果的に防
止され、シリコン基板との界面付近で上記トラップ準位
が形成されることはないので、ゲート絶縁膜の劣化は防
止される。

【００１３】ゲート絶縁膜の基板側を窒化するには、亜
酸化窒素（Ｎ₂Ｏ）や、一酸化窒素（ＮＯ）を用いて熱
処理を行えば良い。例えば、酸化シリコン膜が形成され
たシリコン基板を電気炉の中で１０５０℃に熱しなが
ら、Ｎ₂Ｏガスを５分間流せば酸化シリコンを酸窒化す
ることができる。

【００１４】しかし、本発明者の検討によれば、酸化シ
リコン膜を酸窒化して得られた酸窒化シリコン膜の特性
は、用いた酸窒化法が異なると互いに異なり、デバイス
の種類に応じて酸窒化法を適宜選択することが好ましい
ことが明らかになった。

【００１５】すなわち、図４は、同じ膜厚（７．６ｎ
ｍ）の酸化シリコン膜（ＳｉＯ₂膜）、Ｎ₂Ｏを用いて形
成した酸窒化膜（ＳｉＮ₂Ｏ膜）およびＮＯを用いて形
成した酸窒化膜（ＳｉＮＯ膜）をそれぞれ絶縁膜とする
ＭＯＳキャパシタを作製し、ストレス電荷を注入した
後、Ｃ−Ｖ測定法によって界面準位密度を測定して、界
面準位密度の注入電荷依存性を調べた結果を示す。

【００１６】図４から明らかなように、Ｎ₂Ｏ酸窒化膜
およびＮＯ酸窒化膜の界面準位密度のは、いずれも酸化
シリコン膜の界面準位密度よりも小さいが、界面準位密
度の注入電荷依存性を示す直線の傾斜角度が、Ｎ₂Ｏ酸
窒化膜とＮＯ酸窒化膜では異なり、界面準位密度の大小
順が、ストレス注入電流の大小によって異なる。したが
って、不揮発性半導体記憶装置およびＭＯＳトランジス
タに適したゲート絶縁膜を選択して界面準位密度が最も
低くなるようにすれば、極めて好ましい結果が得られ
る。

【００１７】すなわち、ゲート絶縁膜として同じ酸窒化
シリコン膜を用いるのではなく、界面準位密度の注入電
荷依存性が互いに異なる酸窒化シリコン膜を、それぞれ
不揮発性半導体記憶装置およびＭＯＳトランジスタのゲ
ート絶縁膜として用いることにより、不揮発性半導体記
憶装置およびその周辺回路が同一の半導体基板に形成さ
れた半導体装置の信頼性が著しく向上する。

【００１８】注入電荷が１０Ｃ／ｃｍ²における上記不
揮発性半導体記憶装置のゲート絶縁膜の界面準位密度
は、上記ＭＯＳトランジスタのゲート絶縁膜の界面準位
密度より低くすることが好ましく、上記不揮発性半導体
記憶装置のゲート絶縁膜としては、酸化シリコン膜を一
酸化窒素を含むガス中で熱処理することによって形成さ
れた膜を用いればよい。

【００１９】同様に、注入電荷が０．１Ｃ／ｃｍ²にお
ける上記ＭＯＳトランジスタのゲート絶縁膜の界面準位
密度は、上記不揮発性半導体記憶装置のゲート絶縁膜の
界面準位密度より低いことが好ましく、上記ＭＯＳトラ
ンジスタのゲート絶縁膜としては、酸化シリコン膜を亜
酸化窒素を含むガス中で熱処理することによって形成さ
れた膜を用いればよい。

【００２０】すなわち、図４に示したように、１０Ｃ／
ｃｍ²の電荷が注入された場合は、矢印Ａで示したよう
に、ＮＯ酸窒化膜の方がＮ₂Ｏ酸窒化膜より界面準位密
度が小さく、注入された電荷が０．１Ｃ／ｃｍ²のとき
は、矢印Ｂから明らかなように、Ｎ₂Ｏ酸窒化膜の方が
ＮＯ酸窒化膜より界面密度が小さかった。

【００２１】したがって、１０Ｃ／ｃｍ²程度の電荷が
注入されるフラッシュメモリセルなどのデバイスの場合
は、注入電荷量がこの程度のときの界面準位密度が最も
低いＮＯ酸窒化膜をゲート絶縁膜として用いることによ
り、シリコン基板とゲート絶縁膜の界面における界面準
位密度を最も効果的に低減できる。

【００２２】同様に、０．１Ｃ／ｃｍ²程度の電荷が注
入されるＭＯＳトランジスタやＭＯＳキャパシタなどの
場合は、注入電荷量がこの程度のときの界面準位密度が
最も低いＮ₂Ｏ酸窒化膜を用いればよい。

【００２３】上記不揮発性半導体記憶装置のゲート絶縁
膜の膜厚を５ｎｍ〜１２ｎｍ、上記ＭＯＳトランジスタ
のゲート絶縁膜の膜厚を３ｎｍ〜１０ｎｍとすれば好ま
しい結果を得ことができる。

【００２４】上記本発明の半導体装置は、半導体基板の
所定領域上に酸化シリコン膜を形成した後、一酸化窒素
を含むガス中で熱処理してゲート絶縁膜を形成する工程
と、当該ゲート絶縁膜上に、多量の不純物がドープされ
た第１の多結晶シリコン膜からなる浮遊ゲート電極、層
間絶縁膜および多量の不純物がドープされた多結晶シリ
コン膜からなる制御ゲート電極を積層して不揮発性半導
体記憶装置を形成する工程を含むことを特徴とする半導
体装置の製造方法によって製造することができる。

【００２５】上記ガスとしては０．１％〜１００％の一
酸化窒素を含むガスを用いることができ、一酸化窒素の
含有量を１％〜１０％とすればさらに好ましい結果が得
られる。この場合の上記熱処理は８００℃〜９５０℃で
行うことができる。

【００２６】また、上記本発明の半導体装置は、半導体
基板の所定領域上に酸化シリコン膜を形成した後、亜酸
化窒素を含むガス中で熱処理してゲート絶縁膜を形成す
る工程と、当該ゲート絶縁膜上に、多量の不純物がドー
プされた多結晶シリコン膜からなるおよびゲート電極を
積層してＭＯＳトランジスタを形成する工程を含むこと
を特徴とする半導体装置の製造方法によって製造でき
る。

【００２７】この場合の上記ガスとしては、０．１％〜
１００％の亜酸化窒素を含むガスを用いることができ、
亜酸化窒素の含有量を５％〜１００％とすれば、さらに
好ましい結果が得られる。この場合の上記熱処理は８０
０℃〜１，１００℃で行われる。

【００２８】上記不揮発性半導体記憶装置およびＭＯＳ
トランジスタは、同一の半導体基板の第１の領域および
当該第１の領域とは異なる第２の領域に、それぞれ形成
される。

【００２９】

【発明の実施の形態】本発明においては、不揮発性半導
体記憶装置およびＭＯＳトランジスタが同一の半導体基
板の異なる領域にそれぞれ形成され、界面準位密度の注
入電荷依存性が互いに異なるゲート絶縁膜が不揮発性半
導体記憶装置およびＭＯＳトランジスタにそれぞれ用い
られる。

【００３０】不揮発性半導体記憶装置のゲート絶縁膜
は、酸化シリコン膜を一酸化窒素を含む雰囲気中で熱処
理することによって形成され、ＭＯＳトランジスタのゲ
ート絶縁膜は、酸化シリコン膜を亜酸化窒素を含む雰囲
気中で熱処理することによって形成される。

【００３１】不揮発性半導体記憶装置としては、フラッ
シュメモリなど、制御ゲート電極／層間絶縁膜／浮遊ゲ
ート電極／ゲート絶縁膜／シリコン基板というスタック
構造（積層構造）を有する書き換え可能な不揮発性半導
体記憶装置に適用することができる。

【００３２】また、上記ＭＯＳトランジスタのゲート絶
縁膜と同じ種類の絶縁膜をＭＯＳキャパシタに使用して
も、好ましい結果が得られる。

【００３３】本発明によれば、形成すべき各半導体素子
のホットキャリア発生状況をあらかじめ調べ、それに対
応して界面準位密度が最も低くなる酸窒化シリコン膜を
選択することにより、不揮発性半導体記憶装置および周
辺回路の信頼性が著しく向上される。

【００３４】

【実施例】

〈実施例１〉本発明の第１の実施例を、メモリセルの断
面構造を示した図１を用いて説明する。図１に示したよ
うに、シリコン基板１をアンモニアと過酸化水素を含ん
だ水溶液に浸漬した後、フッ酸水溶液を用いて表面酸化
膜を除去し、周知の選択酸化法を用いてフィールド酸化
膜（図示せず）を形成した。次に、流量１０リットル／
分のウェット酸化雰囲気中でシリコン基板１を加熱し
て、基板温度８５０℃で厚さ９ｎｍの酸化シリコン膜を
形成した後、直ちに酸窒化炉内に移し、窒素希釈５％の
ＮＯガスの流量３ＳＬＭ（Standard Litter per Minut
e）、基板温度８５０℃という条件で酸窒化を行って酸
窒化シリコン膜２を形成した。

【００３５】次に、モノシランとホスフィンを用いた周
知の減圧化学気相成長法によって、３×１０²⁰ｃｍ^-3の
リンを含んだ厚さ２００ｎｍのアモルファスシリコン膜
を形成し、窒素雰囲気中、９００℃で２０分間加熱して
結晶化し、多結晶シリコン膜５を形成した。

【００３６】窒素希釈の１０％酸素雰囲気中、基板温度
８００℃という条件で上記多結晶シリコン膜５の表面を
熱酸化して、膜厚５ｎｍの酸化シリコン膜を形成した
後、ジクロロシランとアンモニアを用いた周知の化学気
相成長法によって、膜厚１３ｎｍの窒化シリコン膜を形
成し、ウェット酸化雰囲気中、９００℃の熱酸化を行っ
て窒化シリコン膜の表面を酸化シリコン膜に変え、層間
絶縁膜となる酸化シリコン膜−窒化シリコン膜−酸化シ
リコン膜なる３層膜（以下ＯＮＯ膜と記す）２’を形成
した。

【００３７】モノシランとホスフィンを用いた周知の減
圧化学気相成長法によって、リンを含んだ多結晶シリコ
ン膜６（厚さ２００ｎｍ）を上記ＯＮＯ膜２’上に形成
し、窒素雰囲気中９００℃で２０分間熱処理を行った。

【００３８】共通のエッチングマスクを用いた周知のホ
トエッチングによって、上記多結晶シリコン膜６、ＯＮ
Ｏ膜２’、多結晶シリコン膜５および酸窒化シリコン膜
２の不要部分を順次除去して、制御ゲート電極６、層間
絶縁膜２’、浮遊ゲート電極５およびゲート絶縁膜２を
形成した。

【００３９】上記制御ゲート電極６、層間絶縁膜２’、
浮遊ゲート電極５およびゲート絶縁膜２の露出された部
分を酸化シリコン膜１１で覆った後、周知のイオン打込
み法を用いて、上記シリコン基板１とは逆の導電型を有
する不純物をシリコン基板１に打込んで、ソース側拡散
層４およびドレイン側拡散層３を形成した。さらに、砒
素とリンとを含んだ酸化シリコン膜を全面に形成した
後、加熱して酸化シリコン膜の上面を平坦化した。周知
の方法を用いて、上記ソース側拡散層４およびドレイン
側拡散層３の表面を露出させるコンタクト穴を形成し、
さらに電極を形成してメモリセルを作製した。

【００４０】本実施例において作製された不揮発性半導
体記憶装置の書き換え特性を、下記のようにして評価し
た。基板側１から浮遊ゲート電極５へＦ−Ｎ電流を流
し、浮遊ゲート電極５に電子を注入して「消去」動作を
行い、浮遊ゲート電極５中の電子を、Ｆ−Ｎ電流として
ドレイン側拡散層３へ引き抜いて「書き込み」動作を行
った。消去動作では、制御ゲート電極、ソース側拡散
層、ドレイン側拡散層および基板にそれぞれ１８Ｖ、０
Ｖ、０Ｖおよび０Ｖのパルス電圧を１ミリ秒印加し、書
き込み動作では、それぞれ９Ｖ、０Ｖ、４Ｖおよび０Ｖ
のパルス電圧を１ミリ秒印加した。また、制御ゲートに
３．３Ｖの電源電圧、ドレイン電極に１Ｖ程の電圧を印
加して「読み出し」を行った。このような測定を、ＮＯ
₂酸窒化膜を用いた本実施例と酸化シリコン膜を用いた
従来の場合について行い、両者を比較した。ドレイン電
流のしきい値電圧から、浮遊ゲートの電荷の蓄積状態を
知ることができる。

【００４１】得られた書き込み・消去特性を図６に示し
た。図６では、書き換え回数を横軸に取り、書き込み・
消去動作を実行した際のしきい電圧を縦軸に取ってあ
る。図６から明らかなように、ゲート絶縁膜としてＮＯ
酸窒化膜を用いると、酸化シリコン膜を用いた従来の場
合より、書き換え回数の増加によるしきい電圧の変化が
小さく、書き換えを１０万回行った後のしきい電圧の変
化を、本実施例によって約３０％小さくすることができ
た。

【００４２】〈実施例２〉本発明の第２の実施例を、Ｍ
ＯＳトランジスタの断面構造を示した図２を用いて説明
する。シリコン基板１をアンモニアと過酸化水素を含ん
だ水溶液に浸漬した後、フッ酸水溶液によって表面酸化
膜を除去し、周知の選択酸化法を用いてフィールド酸化
膜（図示せず）を形成した。次に、流量１０リットル／
分のウェット酸化雰囲気中でシリコン基板１を加熱し、
基板温度８５０℃で厚さ９ｎｍの酸化シリコン膜２を形
成した。直ちに酸窒化炉内に移し、１００％のＮ₂Ｏガ
スの流量３ＳＬＭ、基板温度８５０℃という条件で酸窒
化を行って酸窒化シリコン膜からなるゲート絶縁膜２を
形成した。

【００４３】次に、モノシランとホスフィンを用いた周
知の減圧化学気相成長法によって、３×１０²⁰ｃｍ^-3の
リンを含んだ厚さ２００ｎｍのアモルファスシリコン膜
を形成し、窒素雰囲気中、９００℃で２０分間加熱して
多結晶シリコン膜７とし、さらに周知の０．３μｍプロ
セスを用いて所定の形状に加工して、幅０．３μｍのゲ
ート電極７を形成した。さらに、このゲート電極７の表
面を酸化シリコン膜で覆った後、シリコン基板１とは逆
の導電型を有する不純物をイオン打込みしてソース側拡
散層４、ドレイン側拡散層３を形成した。

【００４４】次に、砒素とリンを含んだ酸化シリコン膜
（図示せず）を全面に形成し、加熱して表面を平坦化し
た後、この絶縁膜にコンタクト穴を開けて上記ソース側
拡散層４およびドレイン側拡散層３の表面を露出させ、
さらにソース、ドレイン電極（図示せず）を形成してＭ
ＯＳトランジスタを作製した。

【００４５】本実施例において形成されたＭＯＳトラン
ジスタ、およびゲート絶縁膜として酸化シリコン膜を用
いた従来のＭＯＳトランジスタの、ゲート電圧に対する
相互コンダクタンス（単位ゲート幅当たりの、ゲート電
圧の変化に対するドレイン電流の変化率）をそれぞれ測
定して両者を比較し、図７に示す結果を得た。

【００４６】図７から明らかなように、両者の相互コン
ダクタンスの最大値はほとんど同じであるが、ゲート電
圧がほぼ１．５Ｖより高くなると、本実施例によるＭＯ
Ｓトランジスタの方が、上記従来のＭＯＳトランジスタ
より大きい相互コンダクタンスが得られた。この効果
は、酸窒化反応によってＳｉ−Ｈ結合がＳｉ−Ｎ結合に
置き換わって結合が安定化され、酸化シリコン膜とシリ
コン基板の界面に存在したＳｉ−Ｈ結合による界面準位
が消失したために得られたものと考えられる。

【００４７】また、ホットキャリアが注入された場合
も、本実施例によるＭＯＳトランジスタの相互コンダク
タンスは、上記従来のＭＯＳトランジスタより常に５％
程度高かった。これは、ゲート絶縁膜とシリコン基板と
の界面に、酸窒化反応によって生じたＳｉ−Ｎ結合によ
って結合が安定化されたため、ホットキャリアが注入さ
れても、新たな界面準位が発生しにくいためと考えられ
る。

【００４８】〈実施例３〉本発明の第３の実施例を、図
５を用いて説明する。図５から明らかなように、本実施
例のフラッシュメモリチップ８には、フラッシュメモリ
領域９およびＭＯＳトランジスタが形成された周辺回路
領域１０が搭載されている。

【００４９】上記フラッシュメモリ領域９には、スタッ
ク構造を有する図１に示した不揮発性半導体記憶装置が
形成され、ゲート絶縁膜２としてはＮＯ酸窒化膜を用い
た。さらに、周辺回路領域１０には図２に示したＭＯＳ
トランジスタが形成され、ゲート絶縁膜２としてはＮ₂
Ｏ酸窒化膜を用いた。これらＮＯ酸窒化膜およびＮ₂Ｏ
酸窒化膜は、それぞれ実施例１および実施例２と同様の
方法で形成した。

【００５０】上記フラッシュメモリ９に、書き込み・消
去を１０⁶回行い、しきい電圧の変動に関する加速試験
から、３ＭＶ／ｃｍの電界印加時の電荷保持寿命を求め
た。同様の測定を、ゲート絶縁膜に酸化シリコン膜を用
いた従来のフラッシュメモリについても行なって両者を
比較した。

【００５１】その結果、上記従来のフラッシュメモリの
電荷保持寿命は７年であったが、ゲート絶縁膜２として
ＮＯ酸窒化膜を用いた本実施例のフラッシュメモリの場
合の電荷保持寿命は１４年であり、著しく改善された。

【００５２】また、周囲回路領域１０のＭＯＳトランジ
スタも、ゲート絶縁膜２としてＮ₂Ｏ酸窒化膜を用いた
ので、ホットキャリア耐性が向上し、フラッシュメモリ
に印加される電圧のゆらぎが小さくなったため、相乗効
果でチップ全体としての信頼性は更に向上してた。

【００５３】

【発明の効果】本発明によれば、高電界ストレスによる
ゲート絶縁膜中の準位の発生が抑制されて、スタック構
造を有する不揮発性半導体記憶装置の、書き込み・消去
特性の信頼性および電荷保持寿命が向上し、また、ＭＯ
Ｓトランジスタのホットキャリア耐性が向上した。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示す断面図、

【図２】本発明の第２の実施例を示す断面図、

【図３】シリコン基板・ゲート絶縁膜・ポリシリコンの
バンド構造を示す図、

【図４】本発明の効果を説明するための図、

【図５】本発明の第３の実施例を示す平面配置図、

【図６】本発明の効果を説明するための図、

【図７】本発明の効果を説明するための図。

【符号の説明】

１…シリコン基板、２…ゲート絶縁膜、２’…層間絶縁
膜、３…ドレイン側拡散層、４…ソース側拡散層、５…
浮遊ゲート電極、６…制御ゲート電極、７…ゲート電
極、８…フラッシュメモリチップ、９…フラッシュメモ
リセル領域、１０…周辺回路領域、１１…酸化シリコン
膜。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号ＦＩＨ０１Ｌ 29/78

Claims

【特許請求の範囲】

【請求項１】半導体基板の第１の領域上に積層して形成
されたゲート絶縁膜、浮遊ゲート電極、層間絶縁膜およ
び制御ゲート電極を有する不揮発性半導体記憶装置と、
上記半導体基板の上記第１の領域とは異なる第２の領域
上に積層して形成されたゲート絶縁膜およびゲート電極
を有するＭＯＳトランジスタを具備し、上記不揮発性半
導体記憶装置のゲート絶縁膜および上記ＭＯＳトランジ
スタのゲート絶縁膜は、界面準位密度の注入電荷依存性
が互いに異なることを特徴とする半導体装置。
【請求項２】注入電荷が１０Ｃ／ｃｍ²における界面準
位密度は、上記不揮発性半導体記憶装置のゲート絶縁膜
が上記ＭＯＳトランジスタのゲート絶縁膜より低いこと
を特徴とする請求項１に記載の半導体装置。
【請求項３】上記不揮発性半導体記憶装置のゲート絶縁
膜は、酸化シリコン膜を一酸化窒素を含むガス中で熱処
理することによって形成された膜であることを特徴とす
る請求項２に記載の半導体装置。
【請求項４】注入電荷が０．１Ｃ／ｃｍ²における界面
準位密度は、上記ＭＯＳトランジスタのゲート絶縁膜が
上記不揮発性半導体記憶装置のゲート絶縁膜より低いこ
とを特徴とする請求項１に記載の半導体装置。
【請求項５】上記ＭＯＳトランジスタのゲート絶縁膜
は、酸化シリコン膜を亜酸化窒素を含むガス中で熱処理
することによって形成された膜であることを特徴とする
請求項４に記載の半導体装置。
【請求項６】上記不揮発性半導体記憶装置のゲート絶縁
膜の膜厚は５ｎｍ〜１２ｎｍであり、上記ＭＯＳトラン
ジスタのゲート絶縁膜の膜厚は３ｎｍ〜１０ｎｍである
ことを特徴とする請求項１から５のいずれか一に記載の
半導体装置。
【請求項７】半導体基板の所定領域上に酸化シリコン膜
を形成した後、一酸化窒素を含むガス中で熱処理してゲ
ート絶縁膜を形成する工程と、当該ゲート絶縁膜上に、
多量の不純物がドープされた第１の多結晶シリコン膜か
らなる浮遊ゲート電極、層間絶縁膜および多量の不純物
がドープされた多結晶シリコン膜からなる制御ゲート電
極を積層して不揮発性半導体記憶装置を形成する工程を
含むことを特徴とする半導体装置の製造方法。
【請求項８】上記ガスは０．１％〜１００％の一酸化窒
素を含むことを特徴とする請求項７に記載の半導体装置
の製造方法。
【請求項９】上記熱処理は８００℃〜９５０℃で行われ
ることを特徴とする請求項８に記載の半導体装置の製造
方法。
【請求項１０】半導体基板の所定領域上に酸化シリコン
膜を形成した後、亜酸化窒素を含むガス中で熱処理して
ゲート絶縁膜を形成する工程と、当該ゲート絶縁膜上
に、多量の不純物がドープされた多結晶シリコン膜から
なるおよびゲート電極を積層してＭＯＳトランジスタを
形成する工程を含むことを特徴とする半導体装置の製造
方法。
【請求項１１】上記ガスは０．１％〜１００％の亜酸化
窒素を含むことを特徴とする請求項１０に記載の半導体
装置の製造方法。
【請求項１２】上記熱処理は８００℃〜１，１００℃で
行われることを特徴とする請求項１１に記載の半導体装
置の製造方法。
【請求項１３】上記不揮発性半導体記憶装置およびＭＯ
Ｓトランジスタは、同一の半導体基板の第１の領域およ
び当該第１の領域とは異なる第２の領域に、それぞれ形
成されることを特徴とする請求項７から１２のいずれか
一に記載の半導体装置の製造方法。