JPH10303200A - リフトオフ法による白金金属パターンの製造方法 - Google Patents
リフトオフ法による白金金属パターンの製造方法Info
- Publication number
- JPH10303200A JPH10303200A JP10128210A JP12821098A JPH10303200A JP H10303200 A JPH10303200 A JP H10303200A JP 10128210 A JP10128210 A JP 10128210A JP 12821098 A JP12821098 A JP 12821098A JP H10303200 A JPH10303200 A JP H10303200A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- mask
- silicon oxide
- substrate
- platinum metal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
- H10D1/60—Capacitors
- H10D1/68—Capacitors having no potential barriers
- H10D1/692—Electrodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
- H10D1/60—Capacitors
- H10D1/68—Capacitors having no potential barriers
- H10D1/692—Electrodes
- H10D1/694—Electrodes comprising noble metals or noble metal oxides
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
- H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
- H10P14/69—Inorganic materials
- H10P14/692—Inorganic materials composed of oxides, glassy oxides or oxide-based glasses
- H10P14/6921—Inorganic materials composed of oxides, glassy oxides or oxide-based glasses containing silicon
- H10P14/69215—Inorganic materials composed of oxides, glassy oxides or oxide-based glasses containing silicon the material being a silicon oxide, e.g. SiO2
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P50/00—Etching of wafers, substrates or parts of devices
- H10P50/20—Dry etching; Plasma etching; Reactive-ion etching
- H10P50/28—Dry etching; Plasma etching; Reactive-ion etching of insulating materials
Landscapes
- Semiconductor Memories (AREA)
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Non-Volatile Memory (AREA)
- Preparing Plates And Mask In Photomechanical Process (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
簡単に製造する方法を提供する。 【解決手段】 酸化シリコン層3を含むマスク4を使用
してマスク4にネガ型側面を形成し、このマスク4を除
去して高ε誘電体を有するDRAM及びFRAMを製造
する。
Description
造する際に基板上に白金金属パターンを製造する方法に
関する。
金金属の使用が益々関心をもたれてきている。その際
“白金金属”とは、白金、イリジウム、ルテニウムなど
の白金金属の群のことである。貴金属としてこれらの金
属は高い導電率を有し、高温でも酸素含有雰囲気中で非
導電性酸化物を形成しない。更にこれらの金属は機械的
観点からも電気的観点からも半導体技術分野で使用され
ている多くの物質に対して良好な界面特性を有する。白
金金属の重要な利用分野には集積DRAMメモリのメモ
リコンデンサ、特にこれらがいわゆる高ε誘電体(例え
ばBST=バリウム−ストロンチウム−チタン酸)又は
強誘電体をメモリ誘電体として有するときに電極材とし
ての使用がある。これらのメモリ誘電体の製造は即ち酸
化雰囲気中で高温を必要とする。この種のメモリセルは
所要面積が僅かであり、将来のメモリ世代にとって極め
て注目すべきものである。
ングし難いことである。従来の方法は主として物理的エ
ッチング、例えばイオン・ミリングに基づくものであ
り、従って例えばフォトレジストのような他の材料に対
して選択度がごく低い。比較的大きなパターンにはフォ
トレジスト又はチタンから成るマスクによるリフトオフ
法も既に使用されている。
ングすべき層の下に、形成すべきパターンの箇所に開口
を有するマスクを基板上に施す。次いでマスク上に載っ
ている層部分のみをマスクと共に除去する。その際マス
クが開口のエッジにネガ型側面を有し、従って露出して
いる基板表面がマスクの表側のマスク開口よりも大きい
ことが重要である。換言すればマスクは何等かの形でオ
ーバハングしていなければならない。これにより側面は
被覆されず、マスク用溶剤がこの箇所に作用することに
なりかねない。リフトオフ法でフォトレジストをマスク
として使用する場合これらのネガ型側面は半導体の製造
では一般に行われていない特殊な方法(例えばイメージ
・リバーサル法)でのみ得られるものである。マスクと
してチタンを使用する場合、チタンが空気に触れると容
易に表面で酸化し、除去し難くなるので時間的ファクタ
が重要になる。
金属から成るパターンの簡単な製造方法を提供すること
にある。更にこの製造方法はDRAMメモリセルの製造
プロセスに組み込むことができるようにする必要があ
る。
項1に記載の特徴及び請求項2に記載の方法により解決
される。
成分として酸化シリコンを使用することに基づく。その
際必要とされるマスクのネガ型側面は第1の実施形態に
よればエッチングプロセスにより、特に異方性及び等方
性エッチングプロセスの組み合せにより達成される。第
2の実施形態によれば酸化シリコン層上にシリコン層を
施し、この二重層のパターニング後に形成すべきマスク
に応じてシリコン層の酸化を行う。その際生じるシリコ
ン層の容積の拡大は酸化シリコン層上にオーバハングを
生じる。白金金属の被覆後に酸化シリコンマスクは極め
て容易に例えばHFで除去可能である。
ンサの電極が形成されるDRAMメモリセルの製造プロ
セスに問題なく組み込むことができる。
層を施す前にマスクを除去する際の基板の保護のために
例えば窒化シリコンから成るエッチングストップ層を施
してもよい。白金金属としては白金又はイリジウムを使
用すると有利である。
る。
るエッチングストップ層2、酸化シリコン層3及びマス
ク層4が公知の方法で施されている。層2及び3の厚さ
は合わせて例えば20〜50nmであってもよい。基板
1は既に完成された回路素子、例えば形成すべき白金パ
ターン用の電気接続端子を含んでいてもよい。オプショ
ンのエッチングストップ層は窒化シリコンから成ると有
利である。マスク層4は、形成すべき白金パターンに相
応して露光及び現像されそれにより形成すべき白金パタ
ーンの部分に開口を有するフォトレジスト層であるか、
又は例えば窒化シリコンから成り、相応してパターニン
グされる補助的なフォトマスク4′(破線により示され
ている)により形成されるいわゆるハードマスクであっ
てもよい。従ってその後の工程にはレジストマスク4′
の除去後このハードマスクがマスク4として使用され
る。この変形例は白金金属を熱スパッタリングできる利
点を生じる。マスク4を使用して酸化シリコン層3をエ
ッチングする。この実施例では酸化物層3をまず異方性
にエッチングストップ層2までエッチングする。
性エッチングがエッチングストップ層2に対して選択的
に、例えば湿式エッチング法で行われる。それによりマ
スク4は酸化シリコンマスク3のエッジ上にオーバハン
グし、従ってパターン全体がネガ型側面を有している。
プ層2を除去し、場合によっては白金パターン用の接続
パターンを有している基板を露出する。この配列上に全
面的に白金金属5、有利には白金を例えばスパッタリン
グ法により施す。その際その後の酸化シリコン−湿式エ
ッチングプロセス中に溶剤がこの箇所に作用してマスク
表面上に載っている白金を同時に除去するように、酸化
シリコンマスク3の側面は被覆されていない。
セスを行った後に白金パターン5を形成する白金のみが
基板1の表面に残留している。メモリコンデンサは上記
のようにメモリ誘電体6、特に高ε誘電体又は強誘電体
の被着により、また引続いての第2のコンデンサ電極7
(例えば同じく白金から成る)の形成により製造するこ
とができる。
のようにまずエッチングストップ層2が基板1上に施さ
れる。その上に酸化シリコン層3及びポリシリコン層8
から成る二重層を析出する。引続き酸化保護層9、特に
窒化物層を析出してもよい。次いで層列3、8、9を形
成すべき白金パターンの箇所に開口を有するフォトマス
ク4を使用してエッチングストップ層2まで異方性にエ
ッチングする。フォトマスク4は引続き除去してもよ
い。
の露出部分が容積の拡大下に酸化シリコンに変換され
る。その結果ポリシリコン層8の開口は縮小され、酸化
シリコンパターン上にオーバハングが形成される。こう
してリフトオフ法用のマスクはこの場合酸化シリコン層
3及びポリシリコン層8(並びに場合によっては窒化物
層)から成る。オプションの酸化保護層9は、ポリシリ
コン層8のが露出エッジのみが酸化可能であるため比較
的大きなオーバハングを生じさせることになる。この実
施例ではいずれにせよレイアウトの際に、酸化により開
口が本来のレジストマスク4に比べて小さくなるように
配慮しなければならない。
第1の実施例に基づき行われ、即ちエッチングストップ
層2を除去し、次いで白金金属層5を施し、マスク表面
上に載っている白金金属をマスクと一緒に除去する。引
続き上述のようにしてコンデンサを完成することができ
る。
プ層、酸化シリコン層及びマスクが施された基板の断面
図。
エッジにオーバハングしている基板の断面図。
た基板の断面図。
化シリコン層、ポリシリコン層、酸化保護層及びマスク
が施されている基板の断面図。
層が開口のエッジにオーバハングしている基板の断面
図。
Claims (9)
- 【請求項1】 a)基板(1)上に酸化シリコン層
(3)を施し、 b)形成すべき白金属パターンの箇所に開口を有するマ
スク(4)を酸化シリコン層(3)上に施し、 c)基板(1)の露出表面がマスク(4)の開口よりも
大きくなるように酸化シリコン層(3)をエッチング
し、 d)マスク(4)及び基板(1)の露出表面上に白金金
属層(5)を施し、 e)酸化シリコン層(3)をエッチングプロセスで除去
し、マスク(4)上に存在する白金金属(5)を一緒に
除去し、基板(1)の表面上に存在する白金金属(5)
が白金金属パターンを形成することを特徴とするリフト
オフ法による白金金属パターンの製造方法。 - 【請求項2】 工程c)が異方性エッチング及びそれに
次ぐ等方性エッチングプロセスを含んでいることを特徴
とする請求項1記載の方法。 - 【請求項3】 マスク(4)としてハードマスクを形成
することを特徴とする請求項1又は2記載の方法。 - 【請求項4】 a)基板(1)上に酸化シリコン層
(3)及びその上にポリシリコン層(8)を施し、 b)形成すべき白金金属パターンの箇所に開口を有する
フォトマスク(4)をポリシリコン層(8)上に施し、 c)ポリシリコン層(8)及び酸化シリコン層(3)を
エッチングし、シリコン層(8)の露出表面を酸化し、 d)マスク(4)の表面及び基板(1)の露出表面上に
白金金属層(5)を施し、 e)酸化シリコン層(3)をエッチングプロセスで除去
し、マスク(4)上に存在する白金金属(5)を一緒に
除去し、基板(1)の表面上に存在する白金金属(5)
が白金金属パターンを形成することを特徴とするリフト
オフ法による白金金属パターンの製造方法。 - 【請求項5】 工程a)の前にエッチングストップ層
(2)を基板(1)上に施し、このエッチングストップ
層(2)を工程d)を行う前に開口内で再び除去するこ
とを特徴とする請求項1乃至4の1つに記載の方法。 - 【請求項6】 工程c)でエッチングストップ層(2)
の表面を露出し、引続きエッチングストップ層(2)を
異方性又は等方性にエッチングすることを特徴とする請
求項5記載の方法。 - 【請求項7】 酸化シリコン層を工程e)でHFにより
除去することを特徴とする請求項1乃至6の1つに記載
の方法。 - 【請求項8】 工程a)でシリコン層(8)上に酸化保
護層(9)を施すことを特徴とする請求項4乃至7の1
つに記載の方法。 - 【請求項9】 コンデンサ電極の製造のために使用され
ることを特徴とする請求項1乃至8の1つに記載の方
法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19717363.2 | 1997-04-24 | ||
| DE19717363A DE19717363C2 (de) | 1997-04-24 | 1997-04-24 | Herstellverfahren für eine Platinmetall-Struktur mittels eines Lift-off-Prozesses und Verwendung des Herstellverfahrens |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10303200A true JPH10303200A (ja) | 1998-11-13 |
Family
ID=7827644
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10128210A Pending JPH10303200A (ja) | 1997-04-24 | 1998-04-21 | リフトオフ法による白金金属パターンの製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6051485A (ja) |
| EP (1) | EP0892425A3 (ja) |
| JP (1) | JPH10303200A (ja) |
| KR (1) | KR100470541B1 (ja) |
| DE (1) | DE19717363C2 (ja) |
| TW (1) | TW423111B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008015510A (ja) * | 2006-06-30 | 2008-01-24 | Samsung Electronics Co Ltd | 薄膜トランジスタアレイ基板及びこれの製造方法 |
| JP2010040616A (ja) * | 2008-08-01 | 2010-02-18 | Opnext Japan Inc | 電極形成方法および半導体素子 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19929723B4 (de) * | 1999-06-29 | 2004-05-06 | Infineon Technologies Ag | Verfahren zur Herstellung einer Elektrode |
| KR100388683B1 (ko) * | 2001-03-06 | 2003-06-25 | 삼성전자주식회사 | 반도체 장치의 캐패시터 제조 방법 |
| KR100490575B1 (ko) * | 2001-08-03 | 2005-05-17 | 야마하 가부시키가이샤 | 귀금속 박막 패턴 형성방법 |
| WO2004059727A1 (en) * | 2002-12-19 | 2004-07-15 | International Business Machines Corporation | Methods of forming structure and spacer and related finfet |
| US7677696B2 (en) * | 2004-03-31 | 2010-03-16 | Canon Kabushiki Kaisha | Liquid discharge head |
| US7999353B1 (en) * | 2005-04-26 | 2011-08-16 | Northwestern University | Mesoscale pyramids, hole arrays and methods of preparation |
| KR100807226B1 (ko) * | 2006-08-21 | 2008-02-28 | 삼성전자주식회사 | 반도체 장치의 제조 방법 |
| KR102421575B1 (ko) * | 2017-12-01 | 2022-07-18 | 삼성디스플레이 주식회사 | 유기 발광 표시 장치 및 유기 발광 표시 장치의 제조 방법 |
| KR102812261B1 (ko) * | 2018-11-19 | 2025-05-27 | 삼성디스플레이 주식회사 | 발광 소자 패턴 형성 방법 및 이를 이용한 표시장치 |
| JP2023523680A (ja) | 2020-03-31 | 2023-06-07 | マイクロソフト テクノロジー ライセンシング,エルエルシー | サイドゲート型半導体-超伝導体ハイブリッドデバイス |
Family Cites Families (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5394767A (en) * | 1977-01-31 | 1978-08-19 | Hitachi Ltd | Manufacture of semiconductor device |
| JPS55154737A (en) * | 1979-05-22 | 1980-12-02 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Method of forming pattern |
| US4283483A (en) * | 1979-07-19 | 1981-08-11 | Hughes Aircraft Company | Process for forming semiconductor devices using electron-sensitive resist patterns with controlled line profiles |
| JPS5811512B2 (ja) * | 1979-07-25 | 1983-03-03 | 超エル・エス・アイ技術研究組合 | パタ−ン形成方法 |
| JPS57183037A (en) * | 1981-05-06 | 1982-11-11 | Nec Corp | Formation of pattern |
| JPS5891640A (ja) * | 1981-11-26 | 1983-05-31 | Toshiba Corp | 半導体装置の製造方法 |
| US4428796A (en) * | 1982-08-02 | 1984-01-31 | Fairchild Camera And Instrument Corporation | Adhesion bond-breaking of lift-off regions on semiconductor structures |
| US4497684A (en) * | 1983-02-22 | 1985-02-05 | Amdahl Corporation | Lift-off process for depositing metal on a substrate |
| US4533624A (en) * | 1983-05-23 | 1985-08-06 | Sperry Corporation | Method of forming a low temperature multilayer photoresist lift-off pattern |
| JPS62120046A (ja) * | 1985-11-20 | 1987-06-01 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| IT1190294B (it) * | 1986-02-13 | 1988-02-16 | Selenia Ind Elettroniche | Una struttura di fotopolimero a multistrati (mlr) per la fabbricazione di dispositivi mesfet con gate submicrometrico e con canale incassato (recesse) di lunghezza variabile |
| JPS6315417A (ja) * | 1986-07-08 | 1988-01-22 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS63175480A (ja) * | 1987-01-14 | 1988-07-19 | Nec Corp | リセス型mesfetの製造方法 |
| JPH01161787A (ja) * | 1987-12-18 | 1989-06-26 | Toshiba Corp | 酸化物超電導膜の加工方法 |
| JPH0269936A (ja) * | 1988-07-28 | 1990-03-08 | Siemens Ag | 半導体材料上の樹脂構造の形成方法 |
| US5024896A (en) * | 1989-07-06 | 1991-06-18 | International Business Machines Corporation | Collimated metal deposition |
| US5053348A (en) * | 1989-12-01 | 1991-10-01 | Hughes Aircraft Company | Fabrication of self-aligned, t-gate hemt |
| JPH04171809A (ja) * | 1990-11-05 | 1992-06-19 | Nec Corp | 半導体装置の製造方法 |
| JP2740050B2 (ja) * | 1991-03-19 | 1998-04-15 | 株式会社東芝 | 溝埋込み配線形成方法 |
| KR920020676A (ko) * | 1991-04-09 | 1992-11-21 | 김광호 | 반도체 장치의 소자분리 방법 |
| US5240878A (en) * | 1991-04-26 | 1993-08-31 | International Business Machines Corporation | Method for forming patterned films on a substrate |
| US5155053A (en) * | 1991-05-28 | 1992-10-13 | Hughes Aircraft Company | Method of forming t-gate structure on microelectronic device substrate |
| US5242534A (en) * | 1992-09-18 | 1993-09-07 | Radiant Technologies | Platinum lift-off process |
| JP3102965B2 (ja) * | 1993-03-12 | 2000-10-23 | 三菱電機株式会社 | 測距装置 |
| JPH06295856A (ja) * | 1993-04-09 | 1994-10-21 | Sumitomo Heavy Ind Ltd | He圧力コントロール方法及び露光装置用圧力コントロール装置 |
| JPH0837233A (ja) * | 1994-07-22 | 1996-02-06 | Rohm Co Ltd | 半導体装置の製造方法 |
| US5554488A (en) * | 1994-07-28 | 1996-09-10 | Northern Telecom Limited | Semiconductor device structure and method of formation thereof |
| JPH08298263A (ja) * | 1995-04-27 | 1996-11-12 | Nec Corp | 半導体装置の製造方法 |
| US5705432A (en) * | 1995-12-01 | 1998-01-06 | Hughes Aircraft Company | Process for providing clean lift-off of sputtered thin film layers |
-
1997
- 1997-04-24 DE DE19717363A patent/DE19717363C2/de not_active Expired - Fee Related
-
1998
- 1998-03-27 EP EP98105612A patent/EP0892425A3/de not_active Ceased
- 1998-04-08 TW TW087105257A patent/TW423111B/zh not_active IP Right Cessation
- 1998-04-21 JP JP10128210A patent/JPH10303200A/ja active Pending
- 1998-04-22 KR KR10-1998-0014293A patent/KR100470541B1/ko not_active Expired - Fee Related
- 1998-04-24 US US09/066,245 patent/US6051485A/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008015510A (ja) * | 2006-06-30 | 2008-01-24 | Samsung Electronics Co Ltd | 薄膜トランジスタアレイ基板及びこれの製造方法 |
| JP2010040616A (ja) * | 2008-08-01 | 2010-02-18 | Opnext Japan Inc | 電極形成方法および半導体素子 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0892425A2 (de) | 1999-01-20 |
| EP0892425A3 (de) | 2000-07-19 |
| KR100470541B1 (ko) | 2005-03-16 |
| US6051485A (en) | 2000-04-18 |
| KR19980081598A (ko) | 1998-11-25 |
| TW423111B (en) | 2001-02-21 |
| DE19717363C2 (de) | 2001-09-06 |
| DE19717363A1 (de) | 1998-10-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2002217170A (ja) | 微細パターンの形成方法、半導体装置の製造方法および半導体装置 | |
| KR970024209A (ko) | 고유전율 커패시터 및 그 제조방법 | |
| US6051485A (en) | Method of producing a platinum-metal pattern or structure by a lift-off process | |
| JP2002009056A (ja) | 微細パターン形成方法およびその方法により製造した装置 | |
| JP2002280360A (ja) | 半導体装置の製造方法 | |
| KR20040045297A (ko) | 반도체 장치의 제조 방법 | |
| JP3971499B2 (ja) | 貴金属含有パターンの形成方法 | |
| JPH11307745A (ja) | 非揮発性半導体素子及びその製造方法 | |
| JP2000106360A (ja) | 構造化された材料層を形成するための方法 | |
| JP3023298B2 (ja) | 半導体装置及びその製造方法 | |
| JP3206308B2 (ja) | プログラマブル素子の製造方法 | |
| JPH08298314A (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| JPH06224161A (ja) | 半導体装置の製造方法 | |
| JPH06302540A (ja) | 半導体装置におけるコンタクト部形成方法 | |
| JP2004071840A (ja) | 半導体装置の製造方法 | |
| JP2000515330A (ja) | 導電性層が電気的に絶縁な基板上に設けられ、導体パターンが前記層から形成される電気装置を製造する方法 | |
| JP2003298015A (ja) | 強誘電体メモリ装置およびその製造方法 | |
| JPH0497523A (ja) | 半導体装置の製造方法 | |
| JPH0210754A (ja) | 半導体装置の製造方法 | |
| KR100202657B1 (ko) | 트랜지스터의 제조방법 | |
| JPS6315457A (ja) | 半導体装置の製造方法 | |
| JPH0414830A (ja) | 半導体装置の製造方法 | |
| JPH09260664A (ja) | 半導体装置の製造方法 | |
| KR19990015596A (ko) | 게이트 스페이서 형성공정에서 언더컷을 억제한 트랜지스터제조방법 | |
| JPH1041481A (ja) | 高誘電体キャパシタ及び半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050412 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070130 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070208 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20070507 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20070510 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070607 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090326 |