JPH10340921A - 半導体装置 - Google Patents

半導体装置

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Publication number
JPH10340921A
JPH10340921A JP9151234A JP15123497A JPH10340921A JP H10340921 A JPH10340921 A JP H10340921A JP 9151234 A JP9151234 A JP 9151234A JP 15123497 A JP15123497 A JP 15123497A JP H10340921 A JPH10340921 A JP H10340921A
Authority
JP
Japan
Prior art keywords
bonding
inner lead
semiconductor substrate
semiconductor device
electrode portion
Prior art date
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Pending
Application number
JP9151234A
Other languages
English (en)
Inventor
Hirotaka Endo
弘隆 遠藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
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Priority to EP98110205A priority patent/EP0884779A3/en
Priority to KR1019980021089A priority patent/KR100267517B1/ko
Priority to CN98114740A priority patent/CN1203453A/zh
Publication of JPH10340921A publication Critical patent/JPH10340921A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/60—Strap connectors, e.g. thick copper clips for grounding of power devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/40—Leadframes
    • H10W70/421—Shapes or dispositions
    • H10W70/424—Cross-sectional shapes

Landscapes

  • Wire Bonding (AREA)

Abstract

(57)【要約】 【課題】 ＴＡＢテープのボンディングを行うときのボ
ンディング強度を向上し、接合部の剥がれを低減する。 【解決手段】 半導体装置１に長方形のボンディングパ
ッドを形成してインナーリード６との接合面積を増やす
為、複数箇のボンディング用の接合点５を設けることに
より、ボンディング強度を向上しインナーリード６の剥
がれを低減する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
特に半導体素子の周囲に配置された電極部の構造に関す
る。
【０００２】
【従来の技術】一般にＴＡＢの製法方法は、半導体装置
の特開平２−１８１４５３で示されるような長方形又は
正方形の電極部とＴＡＢテープのインナーリードとをバ
ンプ又は熱圧着法により接合して製造している。又、接
合構造は、特開平２−２８９３３で示されるように長方
形の平面形状バンプや熱圧着による一箇所での接合によ
っていた。
【０００３】しかし最近では、電極部のピッチ縮小化の
ため、パッド幅が６０μｍ程度、長さが２００〜２４０
μｍ程度の長方形の電極部が実用化されつつある。この
場合、電極部は半導体装置の辺に対して直交方向が長く
なっており、この長手方向に沿って、バンプ又は熱圧着
法によりインナーリードを接合することになる。しかし
インナーリードのボンディングツールによる接合面積は
一般的に４０μφ程度であり、１つの接合では電極部面
積に対して小さな接合面積しか得られない。
【０００４】
【発明が解決しようとする課題】前述のように、従来の
技術においては電極部とＴＡＢのインナーリードとの接
合強度が弱く剥がれ易いという問題があった。その理由
は、ＴＡＢと電極部との接合ポイントが一箇所であり、
接続面積が小さく接合強度が弱い為である。
【０００５】本発明は、半導体装置の電極部とＴＡＢの
インナーリードとの接合強度を向上させることを目的と
する。
【０００６】
【課題を解決するための手段】本発明の半導体装置にお
いては、半導体基板上に設けられた電極部と外部端子に
接続されたインナーリードとの接合部に複数の接合点が
設けられている。電極部は半導体基板の辺に直交する方
向に長辺を有する長方形を有し、接合点が電極部の長手
方向に配列されてもよく、又は電極部が正方形状であっ
て接合点が正方形状に配列されてもよい。
【０００７】
【発明の実施の形態】次に本発明の実施の形態について
図面を参照して説明する。図１に示すように、半導体装
置１は、半導体基板２の上に入出力する為の電極部３が
集積回路４で形成され外部入出力端子との接続はインナ
ーリード６を介して接合点５（ボンディング）により実
施される。従来の接合方法では正方形の電極部に１箇所
の接合点のみでインナーリードと接続されていたのに対
し、本発明は半導体装置の辺に対し直交方向を長くし
て、長方形に電極部を配置し、インナーリードとの接続
では複数個の接合点をもうけて接合面積を大きく確保で
きるようにしており、従来以上の接合強度を得る事がで
きる。
【０００８】
【実施例】次に本発明の半導体装置の一実施例について
図面を参照して説明する。
【０００９】図１は本発明の半導体素子の周囲に配置さ
れた電極部３の構造を示す平面図である。集積回路１の
周囲に複数個の電極部３が配置されており、各電極部３
は長方形状に配置された接合点３個を介して半導体基板
上に接合されている。従ってＴＡＢのインナーリード６
の接合部５が３箇所設けられているので、電極部３との
接合強度を従来の一箇所の場合に比べて大幅に向上させ
ることができる。
【００１０】上述の実施例では接合点５は長方形状に配
置されているが、正方形状に配列してもよい。また、接
合点５の数は３箇以上設けてもよい。
【００１１】このような大きな電極部面積に対し、１つ
の接合面積はツールにより制限されるが、複数点のボン
ディングを行うことにより接合面積を大きくでき、特別
なボンディングツールを使用することなく接合強度を大
幅に向上することができるものである。
【００１２】
【発明の効果】以上述べたようにインナーリードと電極
部との間の接合点を複数個もうけることにより、単一点
での接合より接合面積が増え、接合強度が向上するとい
う効果がある。
【図面の簡単な説明】
【図１】本発明の半導体装置の複数点ボンディングの一
実施形態を示す平面図。
【図２】図１のＡ−Ａ線断面図。
【図３】従来のボンディング形態を示す平面図。
【符号の説明】
１ 半導体装置 ２ 半導体基板 ３ 電極部 ４ 集積回路 ５ 接合点 ６ インナーリード

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上に設けられた電極部と外部
    端子に接続されたインナーリードとの接合部に複数の接
    合点を設けたことを特徴とする半導体装置。
  2. 【請求項２】 電極部が半導体基板の辺に直交する方向
    に長辺を有する長方形を有し、接合点が電極部の長手方
    向に配列されている請求項１記載の半導体装置。
  3. 【請求項３】 電極部が正方形状であり、接合点が正方
    形状に配列されている請求項１記載の半導体装置。
JP9151234A 1997-06-09 1997-06-09 半導体装置 Pending JPH10340921A (ja)

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JP9151234A JPH10340921A (ja) 1997-06-09 1997-06-09 半導体装置
EP98110205A EP0884779A3 (en) 1997-06-09 1998-06-04 Structure of bonding an inner lead to an electrode in a semiconductor device
KR1019980021089A KR100267517B1 (ko) 1997-06-09 1998-06-08 반도체 장치에서 내부 단자를 전극에 접합시키는 구조
CN98114740A CN1203453A (zh) 1997-06-09 1998-06-09 将内引线焊接到半导体器件电极的焊接结构

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JP (1) JPH10340921A (ja)
KR (1) KR100267517B1 (ja)
CN (1) CN1203453A (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
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Family Cites Families (5)

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Also Published As

Publication number Publication date
EP0884779A2 (en) 1998-12-16
KR100267517B1 (ko) 2000-10-16
CN1203453A (zh) 1998-12-30
EP0884779A3 (en) 2001-03-21
KR19990006757A (ko) 1999-01-25

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