JPH1064822A - 半導体素子のための緩衝化基板 - Google Patents

半導体素子のための緩衝化基板

Info

Publication number
JPH1064822A
JPH1064822A JP9148652A JP14865297A JPH1064822A JP H1064822 A JPH1064822 A JP H1064822A JP 9148652 A JP9148652 A JP 9148652A JP 14865297 A JP14865297 A JP 14865297A JP H1064822 A JPH1064822 A JP H1064822A
Authority
JP
Japan
Prior art keywords
substrate
silicon layer
layer
buffer layer
silicon
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP9148652A
Other languages
English (en)
Inventor
David K Fork
ケー フォーク ディビット
James B Boyce
ビー ボーイス ジェームス
Ping Mei
メイ ピング
Steve Ready
レディ ステーブ
Richard I Johnson
アイ ジョンソン リチャード
Greg B Anderson
ビー アンダーソン クレッグ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Xerox Corp
Original Assignee
Xerox Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=24633132&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=JPH1064822(A) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by Xerox Corp filed Critical Xerox Corp
Publication of JPH1064822A publication Critical patent/JPH1064822A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10PGENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/29Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials characterised by the substrates
    • H10P14/2901Materials
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10PGENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/24Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials using chemical vapour deposition [CVD]
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10PGENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/32Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials characterised by intermediate layers between substrates and deposited layers
    • H10P14/3202Materials thereof
    • H10P14/3238Materials thereof being insulating materials
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10PGENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/34Deposited materials, e.g. layers
    • H10P14/3402Deposited materials, e.g. layers characterised by the chemical composition
    • H10P14/3404Deposited materials, e.g. layers characterised by the chemical composition being Group IVA materials
    • H10P14/3411Silicon, silicon germanium or germanium
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10PGENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/38Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials characterised by treatments done after the formation of the materials
    • H10P14/3802Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H10P14/3808Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using laser beams
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00Semiconductor device manufacturing: process
    • Y10S438/967Semiconductor on specified insulator
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00Stock material or miscellaneous articles
    • Y10T428/24Structurally defined web or sheet [e.g., overall dimension, etc.]
    • Y10T428/24479Structurally defined web or sheet [e.g., overall dimension, etc.] including variation in thickness
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00Stock material or miscellaneous articles
    • Y10T428/24Structurally defined web or sheet [e.g., overall dimension, etc.]
    • Y10T428/24802Discontinuous or differential coating, impregnation or bond [e.g., artwork, printing, retouched photograph, etc.]
    • Y10T428/24926Discontinuous or differential coating, impregnation or bond [e.g., artwork, printing, retouched photograph, etc.] including ceramic, glass, porcelain or quartz layer
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00Stock material or miscellaneous articles
    • Y10T428/26Web or sheet containing structurally defined element or component, the element or component having a specified physical dimension
    • Y10T428/263Coating layer not in excess of 5 mils thick or equivalent
    • Y10T428/264Up to 3 mils
    • Y10T428/2651 mil or less

Landscapes

  • Recrystallisation Techniques (AREA)
  • Thin Film Transistor (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)

Abstract

(57)【要約】 【課題】 製造時間と製造価格を増加することなく多結
晶シリコン粒径の微小化と均一化を行なうための技術を
提供する。 【解決手段】 基板100上に形成したシリコン層10
4をレーザビーム106の照射によって結晶化して多結
晶シリコン層108を得る半導体装置などに用いられ、
基板100とシリコン層104との間にバッファ層10
2が形成されている。バッファ層102を有するこのよ
うなバッファ化基板において、該バッファ層102は、
基板100の限界温度よりも高い融点を有し、さらに、
シリコン層104の結晶化に際し、バッファ層102上
に均一なシリコン結晶粒子を形成するためシリコン層1
04の核生成密度を規定し、かつシリコン層104の結
晶化過程における等方粒成長の基礎として機能する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体素子などに
用いられる基板構成、特に、均一で微小な多結晶粒径を
もつ多結晶層を形成するための構成と方法に関する。
【0002】
【従来の技術】表示装置やスキャナなどの製品の高密度
化に伴い薄膜トランジスタ(TFT)等の素子も小型化
していく。これに応じて多結晶シリコンの粒径および粒
径バラツキが多結晶シリコン素子の特性上より重要な因
子になる。特にTFTの外形寸法が小さくなるにしたが
いより微小な結晶粒が必要になり、これにより統計的に
有意な数の粒子がTFTのチャンネル領域に得られ、多
結晶シリコン層に形成されたTFTの均一な素子特性が
確保される。例えばTFTの外形寸法に比べて相対的に
粒径が大きくかつ粒径バラツキも大であると、チャンネ
ル領域に含まれる粒界の数に基づいたTFT特性にバラ
ツキが生じる。
【0003】
【発明が解決しようとする課題】多結晶シリコン層の作
成のために、従来からレーザ結晶化法などの技術が用い
られている。しかしながら、このようなレーザ結晶化技
術により作製された多結晶層は、巨大な粒径並びに粒径
バラツキに加えて望ましくない粗な多結晶シリコン膜表
面を有するという問題があった。レーザ結晶化法におい
ては、レーザビームによってアモルファスシリコン層が
融解され、次いで融解したシリコンが冷却することによ
り多結晶シリコン層が形成される。一般にレーザ結晶化
法では10%の出力バラツキをもつパルスレーザが使用
される。しかし、このバラツキは多結晶シリコン層中に
1000%の粒径バラツキの発生をもたらす。このため
従来のパルスレーザ結晶化法で作製されたTFT構成中
の粒子数は著しく変動する。
【0004】従来のレーザ結晶化法はシリカ、ガラスあ
るいはシリカ緩衝化基板(bufferedsubstrate)を用いて
行われていた。この方式においては多結晶シリコンの粒
径はレーザ出力(laser fluence)依存性がきわめて高
い。この現象についていくつかの理論付けがなされてい
る。すなわち臨界レーザ出力論「The critical laser f
luence」(ジョンソン他著、Materials Research Socie
ty Symposium Proceedings:マテリアルズリサーチソサ
エティシンポジウムプロシーディングス297巻、53
3頁、1993年)、側方成長論「lateral growth」
(クリヤマ他著、Japanese Journal of Applied Physic
s Letters:ジャパニーズジャーナルオブアプライドフ
ィジックスレターズ33巻、5657頁、1994年)
および超側方成長論「super lateral growth」(イム
「Im」他著、Applied Physics Letters:アプライドフ
ィジックスレターズ64巻、2303頁、1994年)
である。これらの理論によると、狭いレーザ出力域でシ
リコン結晶粒は側方に大きく(シリコン膜の厚さの約1
0倍の寸法に)成長する。この大きな側方粒成長はしば
しば表面の凹凸が激しい場合に発生する。
【0005】巨大結晶粒を含む多結晶シリコン膜の領域
にTFTが形成されると、粒子が大きすぎるため小型T
FT用の粒子を統計的に有意な数で得ることができなく
なる。さらに、100nm厚さの結晶化多結晶シリコン
層における巨大結晶粒の二乗平均(rms)表面粗度は
約60nmである。rms表面粗度がこのように大きい
と絶縁破壊が発生するため高い素子バイアス電圧を維持
できない。
【0006】望ましくない粒径バラツキを避けるため
に、基板加熱等の技術による多結晶シリコン層の粒径の
均一性の改善が行われてきた。しかし基板加熱は製造工
程における追加作業を必要とし、このために素子製造に
要する工程時間が増加して結果的に製造価格の高額化を
招く。
【0007】本発明は、上記問題を解決するためになさ
れたものであり、製造時間および製造価格を増加するこ
となく多結晶シリコン粒径の微小化と均一化を行なうた
めの技術を提案することを目的とする。
【0008】
【課題を解決するための手段】本発明は、上記目的を達
成するために、結晶化するシリコン層と基板との間に緩
衝層(buffer layer、以下バッファ層という)を設けた
緩衝化基板(bufferedsubstrate、以下バッファ化基板
という)を用いることを特徴とする。このバッファ化基
板は、基板、基板上に形成されたバッファ層およびバッ
ファ層上に形成されたシリコン層を含む。このシリコン
層はバッファ層上に形成された後、レーザビームを用い
て結晶化される。ここで、バッファ層は基板の限界温度
(threshlod temperature)、即ち基板の耐熱限界温度
以上の融点を有し、さらに、前記シリコン層の結晶化に
際し、該バッファ層上に均一なシリコン結晶粒子を形成
するために、前記シリコン層の核生成密度を規定し、か
つ前記シリコン層の結晶化過程における等方粒成長の基
礎として機能する。
【0009】基板の構成材料としては、例えばSi
2、ガラス、石英および金属などが適用可能である。
また、バッファ層の構成材料としては、例えば、Mg
O、MgAl24、Al23およびZrO2が適用可能
である。更に、バッファ層上に最初に形成されるシリコ
ン層としては、アモルファスシリコン層が、またこのア
モルファスシリコン層の厚みは、約100nmが適用可
能である。
【0010】なお、バッファ化基板の形成方法において
は、基板上へのバッファ層の形成工程を含む。また、結
晶化シリコン層は、基板上のバッファ層の上にシリコン
層を形成した後、レーザビームを用いて結晶化すること
によって得られる。
【0011】
【発明の実施の形態】レーザ結晶化過程での大きな粒径
バラツキは、基本的に基板と溶融シリコンとの界面近傍
での不均質な核生成(heterogeneous nucleation)が欠
乏することに起因する。この不均質核生成の欠乏は、多
結晶シリコン結晶粒子の巨大な側方成長をもたらす。同
側方成長は狭いレーザ出力範囲で発生し、寸法はシリコ
ン層の厚さの約10倍である。この巨大な側方粒成長は
しばしば表面の凹凸が激しい場合に発生する。
【0012】加えて、シリコンの結晶化プロセスはシリ
コン溶融用のレーザ出力にきわめて敏感に影響を受け
る。このレーザ出力に対する敏感さは粒径バラツキ発生
の主因であり、シリコンが未溶融シリコンに接触した状
態で結晶化する場合と、下地基板に接触した状態で結晶
化する場合における核生成密度の相違に起因するもので
ある。レーザ出力の強度がシリコン層を部分的に貫通溶
融(メルトスルー:melt-through)し得る程度である場
合、基板に接した状態の溶融シリコンは、接していない
状態のものとは異なる核生成密度をもつ。レーザ出力を
シリコン層全体を貫通溶融するためのしきい値以上に設
定して均一な核生成密度を得ようとすると、多くの場合
基板が損傷を受けると共に多結晶シリコン層のアブレー
ション(ablation:融除)などの悪影響が生じる。
【0013】本発明の好適な実施形態では、多結晶シリ
コン結晶を用いた半導体素子などの構成において、基板
とシリコン層の間にバッファ層を設けることで、結晶化
によって得られる多結晶シリコン結晶の粒径と粒径バラ
ツキを減少させる。バッファ層は、基板の限界温度(基
板の耐熱限界温度)以上の耐熱性をもつ材料から形成さ
れる。基板がその限界温度以上に加熱されると、基板の
アブレーションや基板上に形成された膜のアブレーショ
ンが起こるといった悪影響が生じる。そこでバッファ層
によって上記悪影響から基板を保護する。例えばSiO
2は、約1610℃〜1723℃の間に融点をもつ。し
たがって1723℃以上の融点をもつ材料がSiO2
板のバッファ層として使用されうる。
【0014】基板の限界温度以上の高温に耐え得ること
に加えて、バッファ層は高密度のシリコン核生成の基礎
にもなる。基板と溶融シリコン界面に大量の核が存在す
ると、結晶化は多結晶シリコン薄膜の厚さにほぼ等しい
大きさの結晶粒を形成するように進行する。この現象は
等方粒成長(isotropic grain growth)と呼ばれる。バ
ッファ層はシリコンの等方粒成長を促進するものであ
る。等方粒成長の増加により巨大な側方成長が抑制さ
れ、横方向、つまり面方向の粒子サイズが多結晶シリコ
ン膜の厚さと同程度まで低減される。
【0015】溶融シリコンがバッファ層に接した状態で
冷却される時に、前記増加した核生成密度の作用により
シリコン粒子の微小化と粒径の均一化がなされる。多数
の微小なシリコン粒子が、形成される素子寸法に対して
統計的に有意な数の粒子となる。素子当りの粒子数の増
加は素子特性の均一性を高め、結果的に素子の適用製品
の信頼性を高める。
【0016】SiO2基板用の上記必要事項を満たす材
料を下表に示す。なおこの一覧表は、適用可能な材料全
てを網羅するものではない。
【0017】
【表1】 表示の材料はSiO2基板よりも融点が高い。このため
同材料を用いて形成したバッファ層により、レーザ照射
で生じる基板の損傷に対する耐性が付与される。
【0018】基板の損傷を抑えることはボトムゲート型
TFTなどの素子にとっては特に重要である。同TFT
は活性層下の基板上にゲート電極が形成されるため、基
板の損傷によって漏洩電流が発生する。ゲート電極が基
板とバッファ層の間にあれば、このバッファ層は基板を
熱的に保護しつつボトムゲートTFTのゲート絶縁層と
して機能する。このようにバッファ層により素子特性が
改善される。
【0019】バッファ層の耐熱性を高めたい場合は、多
層の高融点材料層を使用すればよい。つまりバッファ層
は、要求される熱的境界条件に応じて単層あるいは多層
のいずれでも形成することができる。また別の効果とし
て、融解処理時間の延長、又は類似の他の処置による熱
的損傷から基板を保護する事がある。
【0020】多結晶シリコン層が等方粒成長と側方粒成
長とを共に生じさせて結晶化した場合、同シリコン層は
低アスペクト比(ほとんど1に近い)の粒子領域と高ア
スペクト比の粒子領域とをもつ。粒子のアスペクト比と
は粒子の幅と高さとの比率の事である。図1は該多結晶
シリコン層のTEM写真を示す図の一例である。等方粒
成長と側方粒成長とによって得られた多結晶シリコン膜
の粒径バラツキは、側方結晶粒子と等方結晶粒子との粒
径の違いにほぼ等しい。例えば、厚さ100nmのシリ
コン膜での側方成長においては、約100nm径の等方
結晶粒子の基質中にしばしば1μm径の粒子が生成す
る。すなわち約10倍の粒径バラツキが発生する。
【0021】これに対して、本実施形態では粒径バラツ
キが概ね2倍以下で平均粒径が概ね多結晶シリコン層の
厚み以下の多結晶シリコン層を提供する。
【0022】図2(a)〜図2(e)に微小で均一な粒
径をもつ多結晶シリコン層の形成方法を示す。図2
(a)は石英あるいはガラス等の材料で形成された基板
100を示すものである。この基板100の材料として
は、例えばSiO2、コーニング7059または173
1などがある(コーニング7059または1731は一
般的な基板材料であり、コーニンググラスワークス社
(ニューヨーク コーニング、14830)から容易に
入手できる)。基板100は他の構成、例えばボトムゲ
ート素子のゲート誘電体やゲート電極などを含んでいて
もよい。
【0023】図2(b)に基板100上に形成されたバ
ッファ層102を示す。基板100上へのバッファ層1
02の形成は物理気相成長、化学気相成長(CVD)あ
るいはゾルゲル法などの技術により行われる。物理気相
成長法として、電子ビーム蒸着、スパッタ、加熱蒸着、
パルスレーザ蒸着等がある。薄膜バッファ層102は単
層でよく、場合によっては基板100表面を必ずしも完
全に覆う必要はない。バッファ層102が基板100表
面を部分的に覆ってアイランド状になる場合は、アイラ
ンドの密度が当該多結晶シリコン層に必要な粒子の密度
にほぼ一致することが必要である。
【0024】図2(c)に示す工程で、アモルファスシ
リコン層104が約100nm以下の厚さのバッファ層
102上に形成される。他の厚さのバッファ層も適用可
能である。課題に即した素子としては約100nm以下
の厚さのアモルファスシリコン層がパルスレーザ結晶化
処理用として適する。またシリコン層は非晶質でなくて
もよい。この理由はレーザビームがシリコン層を融解
し、融解前の結晶構造をすべて解消するためである。
【0025】アモルファスシリコン層はレーザビーム1
06によって融解され、次いで冷却されることにより結
晶化し、多結晶層108が形成される。各々の工程を図
2(d)、図2(e)に示す。レーザビーム106はY
AGレーザあるいはエキシマレーザ等のレーザ装置から
発振される。多くの場合エキシマレーザが好適である。
この理由は同レーザは照射範囲が広いため処理速度が早
いことによる。
【0026】従来のレーザ結晶化法で形成された約10
0nm厚さの多結晶シリコン層についての実験結果か
ら、約540±20mJ/cm2あるいは全レーザ出力
域の約10%の狭いレーザ出力域で側方粒成長が生じる
ことが判明している。この狭いレーザ出力域はレーザ結
晶化の施工に必要なレーザ出力分布のほぼ中央に位置す
るものである。したがって巨大粒径を防止するために
は、狭いレーザ出力域内でのレーザ出力の変動を抑制す
る必要がある。しかし素子作製に用いる工業用レーザの
出力制御は困難であるため、工業用レーザでのレーザ出
力においては側方成長が生じる出力域を避ける必要があ
る。このため結晶化処理に適用可能な工業用レーザの出
力域は著しく制限される。
【0027】一方、バッファ層を用いた時には工業用レ
ーザの出力制御に必要な条件が緩和される。バッファ層
によって生起されるシリコン粒子の核生成の作用により
側方粒成長が抑制される。基本的には、バッファ層が存
在する時には100nm厚さのシリコン膜を貫通溶融
(約300mJ/cm2)から融除(約600mJ/c
2)するまでの全レーザ出力範囲が適用可能である。
すなわちバッファ層を用いる事で著しく広範囲のレーザ
出力が適用可能になる。
【0028】図2(a)〜2(e)の工程で作製した多
結晶シリコン層108における平均粒径バラツキは概ね
2以下である。これに対し従来技術による粒径バラツキ
は約10である。つまりバッファ層102により粒径バ
ラツキが5分の1以下に減少する。
【0029】多結晶層108では粒径の均一性もまた著
しく改善され、結果的にこの多結晶層108に形成され
る素子の特性の均一性が著しく向上する。TFT、キャ
パシタおよび抵抗などの素子の信頼性が高まり、その結
果優れた性能の製品が得られる。
【0030】さらに、約100nm厚さの多結晶シリコ
ン層における同シリコン層108のrms表面粗度は概
ね6nm以下である。この値は側方成長を伴う従来のレ
ーザ結晶化技術でのrms表面粗度が60nmであるの
に対して1桁向上している。
【0031】以上、実施形態に即して本発明の説明を行
ったが、上記説明に限らず、本発明の範囲内で様々な別
の実施形態や、修正および変形が可能である。例えば、
同様の原理を用いて微結晶Si、GeあるいはSiGe
合金のパルスレーザ結晶化を行なうことができる。した
がって、上述の実施形態は好適な一例であり制約するも
のではない。特許請求の範囲で規定された本発明の範囲
内で種々の変更を行なうことが可能である。
【図面の簡単な説明】
【図1】 等方粒成長と側方粒成長とを併せもつ多結晶
シリコン層の透過電子顕微鏡(TEM)写真を示す図で
ある。
【図2】 この発明の実施形態に係る素子作製方法の一
例を示す概略断面図である。
【符号の説明】
100 基板、102 バッファ層、104 アモルフ
ァスシリコン層、106 レーザビーム、108 多結
晶シリコン層。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ピング メイ アメリカ合衆国 カリフォルニア州 パロ アルト ウィリアムズ ストリート 2251 (72)発明者 ステーブ レディ アメリカ合衆国 カリフォルニア州 サン タ クルズ サンリット レーン 919 (72)発明者 リチャード アイ ジョンソン アメリカ合衆国 カリフォルニア州 メン ロ パーク ソノマ アベニュー 1011 (72)発明者 クレッグ ビー アンダーソン アメリカ合衆国 カリフォルニア州 ウッ ドサイド カリフォルニア ウェイ 714

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】 基板と、 前記基板上に形成された緩衝層と、 前記緩衝層上に形成された後にレーザによって結晶化さ
    れたシリコン層と、を含む緩衝化基板であって、 前記緩衝層は、前記基板の限界温度以上の融点を有し、
    さらに、前記シリコン層の結晶化に際し、該緩衝層上に
    均一なシリコン結晶粒子を形成するために、前記シリコ
    ン層の核生成密度を規定し、かつ前記シリコン層の結晶
    化過程における等方粒成長の基礎として機能することを
    特徴とする緩衝化基板。
JP9148652A 1996-05-31 1997-05-22 半導体素子のための緩衝化基板 Pending JPH1064822A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US08/656,460 US5733641A (en) 1996-05-31 1996-05-31 Buffered substrate for semiconductor devices
US08/656,460 1996-05-31

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2008272411A Division JP2009049428A (ja) 1996-05-31 2008-10-22 半導体素子のための緩衝化基板

Publications (1)

Publication Number Publication Date
JPH1064822A true JPH1064822A (ja) 1998-03-06

Family

ID=24633132

Family Applications (4)

Application Number Title Priority Date Filing Date
JP9148652A Pending JPH1064822A (ja) 1996-05-31 1997-05-22 半導体素子のための緩衝化基板
JP2008272411A Pending JP2009049428A (ja) 1996-05-31 2008-10-22 半導体素子のための緩衝化基板
JP2012057317A Pending JP2012142594A (ja) 1996-05-31 2012-03-14 半導体素子のための緩衝化基板
JP2014130488A Pending JP2014199945A (ja) 1996-05-31 2014-06-25 半導体素子のための緩衝化基板

Family Applications After (3)

Application Number Title Priority Date Filing Date
JP2008272411A Pending JP2009049428A (ja) 1996-05-31 2008-10-22 半導体素子のための緩衝化基板
JP2012057317A Pending JP2012142594A (ja) 1996-05-31 2012-03-14 半導体素子のための緩衝化基板
JP2014130488A Pending JP2014199945A (ja) 1996-05-31 2014-06-25 半導体素子のための緩衝化基板

Country Status (3)

Country Link
US (1) US5733641A (ja)
EP (1) EP0810638A3 (ja)
JP (4) JPH1064822A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008500714A (ja) * 2004-05-27 2008-01-10 コミツサリア タ レネルジー アトミーク 可撓性支持材を含む電子回路用基板、及びその製造方法
JP2011238812A (ja) * 2010-05-12 2011-11-24 Japan Steel Works Ltd:The 結晶化半導体薄膜の製造方法および結晶化半導体薄膜
JP2012142594A (ja) * 1996-05-31 2012-07-26 Thomson Licensing 半導体素子のための緩衝化基板

Families Citing this family (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3562389B2 (ja) * 1999-06-25 2004-09-08 三菱電機株式会社 レーザ熱処理装置
TW473783B (en) 1999-08-13 2002-01-21 Semiconductor Energy Lab Laser apparatus, laser annealing method, and manufacturing method of a semiconductor device
US6392257B1 (en) 2000-02-10 2002-05-21 Motorola Inc. Semiconductor structure, semiconductor device, communicating device, integrated circuit, and process for fabricating the same
US6693033B2 (en) 2000-02-10 2004-02-17 Motorola, Inc. Method of removing an amorphous oxide from a monocrystalline surface
AU2001257346A1 (en) 2000-05-31 2001-12-11 Motorola, Inc. Semiconductor device and method for manufacturing the same
US6477285B1 (en) 2000-06-30 2002-11-05 Motorola, Inc. Integrated circuits with optical signal propagation
US6501973B1 (en) 2000-06-30 2002-12-31 Motorola, Inc. Apparatus and method for measuring selected physical condition of an animate subject
US6427066B1 (en) 2000-06-30 2002-07-30 Motorola, Inc. Apparatus and method for effecting communications among a plurality of remote stations
US6410941B1 (en) 2000-06-30 2002-06-25 Motorola, Inc. Reconfigurable systems using hybrid integrated circuits with optical ports
US6555946B1 (en) 2000-07-24 2003-04-29 Motorola, Inc. Acoustic wave device and process for forming the same
WO2002009187A2 (en) 2000-07-24 2002-01-31 Motorola, Inc. Heterojunction tunneling diodes and process for fabricating same
US6638838B1 (en) 2000-10-02 2003-10-28 Motorola, Inc. Semiconductor structure including a partially annealed layer and method of forming the same
US6583034B2 (en) 2000-11-22 2003-06-24 Motorola, Inc. Semiconductor structure including a compliant substrate having a graded monocrystalline layer and methods for fabricating the structure and semiconductor devices including the structure
US6563118B2 (en) 2000-12-08 2003-05-13 Motorola, Inc. Pyroelectric device on a monocrystalline semiconductor substrate and process for fabricating same
US20020096683A1 (en) 2001-01-19 2002-07-25 Motorola, Inc. Structure and method for fabricating GaN devices utilizing the formation of a compliant substrate
US6673646B2 (en) 2001-02-28 2004-01-06 Motorola, Inc. Growth of compound semiconductor structures on patterned oxide films and process for fabricating same
WO2002082551A1 (en) 2001-04-02 2002-10-17 Motorola, Inc. A semiconductor structure exhibiting reduced leakage current
US7758926B2 (en) * 2001-05-30 2010-07-20 Lg Display Co., Ltd. Amorphous silicon deposition for sequential lateral solidification
KR100506004B1 (ko) * 2001-05-30 2005-08-04 엘지.필립스 엘시디 주식회사 순차측면 결정화를 위한 비정질 실리콘층의 증착방법
US6709989B2 (en) 2001-06-21 2004-03-23 Motorola, Inc. Method for fabricating a semiconductor structure including a metal oxide interface with silicon
US6992321B2 (en) 2001-07-13 2006-01-31 Motorola, Inc. Structure and method for fabricating semiconductor structures and devices utilizing piezoelectric materials
US6646293B2 (en) 2001-07-18 2003-11-11 Motorola, Inc. Structure for fabricating high electron mobility transistors utilizing the formation of complaint substrates
US7019332B2 (en) 2001-07-20 2006-03-28 Freescale Semiconductor, Inc. Fabrication of a wavelength locker within a semiconductor structure
US6693298B2 (en) 2001-07-20 2004-02-17 Motorola, Inc. Structure and method for fabricating epitaxial semiconductor on insulator (SOI) structures and devices utilizing the formation of a compliant substrate for materials used to form same
US6472694B1 (en) 2001-07-23 2002-10-29 Motorola, Inc. Microprocessor structure having a compound semiconductor layer
US6855992B2 (en) 2001-07-24 2005-02-15 Motorola Inc. Structure and method for fabricating configurable transistor devices utilizing the formation of a compliant substrate for materials used to form the same
US6594414B2 (en) 2001-07-25 2003-07-15 Motorola, Inc. Structure and method of fabrication for an optical switch
US6667196B2 (en) 2001-07-25 2003-12-23 Motorola, Inc. Method for real-time monitoring and controlling perovskite oxide film growth and semiconductor structure formed using the method
US6585424B2 (en) 2001-07-25 2003-07-01 Motorola, Inc. Structure and method for fabricating an electro-rheological lens
US6639249B2 (en) 2001-08-06 2003-10-28 Motorola, Inc. Structure and method for fabrication for a solid-state lighting device
US6462360B1 (en) 2001-08-06 2002-10-08 Motorola, Inc. Integrated gallium arsenide communications systems
US6589856B2 (en) 2001-08-06 2003-07-08 Motorola, Inc. Method and apparatus for controlling anti-phase domains in semiconductor structures and devices
US20030034491A1 (en) 2001-08-14 2003-02-20 Motorola, Inc. Structure and method for fabricating semiconductor structures and devices for detecting an object
US6673667B2 (en) 2001-08-15 2004-01-06 Motorola, Inc. Method for manufacturing a substantially integral monolithic apparatus including a plurality of semiconductor materials
US20030036217A1 (en) * 2001-08-16 2003-02-20 Motorola, Inc. Microcavity semiconductor laser coupled to a waveguide
US20030071327A1 (en) * 2001-10-17 2003-04-17 Motorola, Inc. Method and apparatus utilizing monocrystalline insulator
US6916717B2 (en) 2002-05-03 2005-07-12 Motorola, Inc. Method for growing a monocrystalline oxide layer and for fabricating a semiconductor device on a monocrystalline substrate
TW574448B (en) * 2002-09-24 2004-02-01 Au Optronics Corp Method for fabricating a polysilicon layer
FR2844920B1 (fr) * 2002-09-24 2005-08-26 Corning Inc Transistor a couche mince de silicium et son procede de fabrication
EP1403918A1 (en) * 2002-09-25 2004-03-31 Corning Incorporated A semiconductor device, its preparation
US20040070312A1 (en) * 2002-10-10 2004-04-15 Motorola, Inc. Integrated circuit and process for fabricating the same
US7169619B2 (en) 2002-11-19 2007-01-30 Freescale Semiconductor, Inc. Method for fabricating semiconductor structures on vicinal substrates using a low temperature, low pressure, alkaline earth metal-rich process
US6885065B2 (en) 2002-11-20 2005-04-26 Freescale Semiconductor, Inc. Ferromagnetic semiconductor structure and method for forming the same
KR20040054441A (ko) 2002-12-18 2004-06-25 한국전자통신연구원 반도체 소자의 버퍼 절연막 형성 방법 및 이를 이용한박막 트랜지스터 제조 방법
US7020374B2 (en) 2003-02-03 2006-03-28 Freescale Semiconductor, Inc. Optical waveguide structure and method for fabricating the same
US6965128B2 (en) * 2003-02-03 2005-11-15 Freescale Semiconductor, Inc. Structure and method for fabricating semiconductor microresonator devices

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4333792A (en) * 1977-01-03 1982-06-08 Massachusetts Institute Of Technology Enhancing epitaxy and preferred orientation
GB2130009B (en) * 1982-11-12 1986-04-03 Rca Corp Polycrystalline silicon layers for semiconductor devices
JPS59119822A (ja) * 1982-12-27 1984-07-11 Fujitsu Ltd 半導体装置の製造方法
JPS60127745A (ja) * 1983-12-14 1985-07-08 Matsushita Electric Ind Co Ltd 半導体基板
JPS60202952A (ja) * 1984-03-28 1985-10-14 Fujitsu Ltd 半導体装置の製造方法
CA1239706A (en) * 1984-11-26 1988-07-26 Hisao Hayashi Method of forming a thin semiconductor film
JPS6269680A (ja) * 1985-09-24 1987-03-30 Seiko Instr & Electronics Ltd 薄膜トランジスタの製造方法
JPS62181419A (ja) * 1986-02-05 1987-08-08 Nec Corp 多結晶シリコンの再結晶化法
US4915772A (en) * 1986-10-01 1990-04-10 Corning Incorporated Capping layer for recrystallization process
US4906594A (en) * 1987-06-12 1990-03-06 Agency Of Industrial Science And Technology Surface smoothing method and method of forming SOI substrate using the surface smoothing method
JPH02130914A (ja) * 1988-11-11 1990-05-18 Seiko Epson Corp 薄膜半導体装置
JP2802449B2 (ja) * 1990-02-16 1998-09-24 三菱電機株式会社 半導体装置の製造方法
JP3575698B2 (ja) * 1991-01-30 2004-10-13 Tdk株式会社 多結晶半導体装置の製造方法
JPH0567782A (ja) * 1991-09-09 1993-03-19 Hitachi Ltd 薄膜トランジスタとその製造方法
US5529951A (en) * 1993-11-02 1996-06-25 Sony Corporation Method of forming polycrystalline silicon layer on substrate by large area excimer laser irradiation
US5496768A (en) * 1993-12-03 1996-03-05 Casio Computer Co., Ltd. Method of manufacturing polycrystalline silicon thin film
US5733641A (en) * 1996-05-31 1998-03-31 Xerox Corporation Buffered substrate for semiconductor devices

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012142594A (ja) * 1996-05-31 2012-07-26 Thomson Licensing 半導体素子のための緩衝化基板
JP2014199945A (ja) * 1996-05-31 2014-10-23 トムソン ライセンシングThomson Licensing 半導体素子のための緩衝化基板
JP2008500714A (ja) * 2004-05-27 2008-01-10 コミツサリア タ レネルジー アトミーク 可撓性支持材を含む電子回路用基板、及びその製造方法
JP2011238812A (ja) * 2010-05-12 2011-11-24 Japan Steel Works Ltd:The 結晶化半導体薄膜の製造方法および結晶化半導体薄膜

Also Published As

Publication number Publication date
US5733641A (en) 1998-03-31
JP2012142594A (ja) 2012-07-26
EP0810638A2 (en) 1997-12-03
JP2014199945A (ja) 2014-10-23
EP0810638A3 (en) 1999-02-03
JP2009049428A (ja) 2009-03-05

Similar Documents

Publication Publication Date Title
JP2012142594A (ja) 半導体素子のための緩衝化基板
JP3503427B2 (ja) 薄膜トランジスタの製造方法
JPS62104117A (ja) 半導体薄膜の製造方法
JPH1050607A (ja) 半導体装置の製造方法
US20030003242A1 (en) Pulse width method for controlling lateral growth in crystallized silicon films
JP2003059834A (ja) 結晶性薄膜及びその製造方法、該結晶性薄膜を用いた素子、該素子を用いて構成された回路、並びに該素子もしくは該回路を含む装置
US6710411B2 (en) Method for crystallizing silicon film and thin film transistor and fabricating method using the same
JPS60150618A (ja) 半導体装置の製造方法
JPH1084114A (ja) 薄膜半導体装置及びその製造方法
JP3289681B2 (ja) 半導体薄膜の形成方法、パルスレーザ照射装置、および半導体装置
KR100947180B1 (ko) 폴리실리콘 박막트랜지스터의 제조방법
US6861668B2 (en) Thin film transistor (TFT) and method for fabricating the TFT
JPH0677131A (ja) 半導体素子の製造方法
JPH10209467A (ja) 薄膜半導体装置
JPH11145484A (ja) 薄膜トランジスタの製造方法
JPH08139331A (ja) 薄膜トランジスタの製造方法
JPH10312962A (ja) 多結晶シリコン薄膜の形成方法および多結晶シリコン薄膜トランジスタ
JP2000114173A (ja) 半導体装置の作製方法
JP2003309068A (ja) 半導体膜の形成方法および半導体膜、並びに半導体装置の製造方法および半導体装置
JP2005012003A (ja) 結晶質半導体膜およびその製造方法
JPH10163112A (ja) 半導体装置の製造方法
JPS59121823A (ja) 単結晶シリコン膜形成法
JPH10270696A (ja) 半導体装置の製造方法
JP2004119518A (ja) 結晶性薄膜、結晶性薄膜の形成方法、半導体装置およびディスプレイ装置
JP2008004666A (ja) 3次元半導体デバイスの製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20040517

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20040517

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080108

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080403

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20080624