JPH1070133A - 垂直構造一体型バイポーラ・トランジスタ - Google Patents
垂直構造一体型バイポーラ・トランジスタInfo
- Publication number
- JPH1070133A JPH1070133A JP9140344A JP14034497A JPH1070133A JP H1070133 A JPH1070133 A JP H1070133A JP 9140344 A JP9140344 A JP 9140344A JP 14034497 A JP14034497 A JP 14034497A JP H1070133 A JPH1070133 A JP H1070133A
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- JP
- Japan
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- region
- emitter
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- vertical
- bipolar transistor
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/101—Integrated devices comprising main components and built-in components, e.g. IGBT having built-in freewheel diode
- H10D84/121—BJTs having built-in components
- H10D84/125—BJTs having built-in components the built-in components being resistive elements, e.g. BJT having a built-in ballasting resistor
Landscapes
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 トランジスタが占める総面積が増加しない電
流感知抵抗、あるいは少なくとも占有面積がほとんど増
加しない電流感知抵抗を組み込んだ垂直構造一体型バイ
ポーラ・トランジスタを提供する。 【解決手段】 エミッタ領域５の上で感知抵抗の一部を
垂直に（Ｒ１）、また一部を水平に（Ｒ２）形成してい
る。
流感知抵抗、あるいは少なくとも占有面積がほとんど増
加しない電流感知抵抗を組み込んだ垂直構造一体型バイ
ポーラ・トランジスタを提供する。 【解決手段】 エミッタ領域５の上で感知抵抗の一部を
垂直に（Ｒ１）、また一部を水平に（Ｒ２）形成してい
る。
Description
【０００１】
【発明の属する技術分野】本発明は、エミッタ電流感知
抵抗を組み込み、半導体材料基板上で一体化した垂直構
造一体型バイポーラ・パワー・トランジスタに関するも
のである。
抵抗を組み込み、半導体材料基板上で一体化した垂直構
造一体型バイポーラ・パワー・トランジスタに関するも
のである。
【０００２】
【従来の技術】垂直構造バイポーラ・パワー・トランジ
スタは、Ｎ−エピタキシャル層で覆ったＮ＋型基板を備
え、この基板に、端部がデバイス表面と同一平面になっ
たＰ型分離ウェルが形成されている。
スタは、Ｎ−エピタキシャル層で覆ったＮ＋型基板を備
え、この基板に、端部がデバイス表面と同一平面になっ
たＰ型分離ウェルが形成されている。
【０００３】前記基板はトランジスタのコレクタとな
り、デバイス表面と接触した分離ウェルはトランジスタ
のベースとなる。
り、デバイス表面と接触した分離ウェルはトランジスタ
のベースとなる。
【０００４】エミッタ領域は、分離ウェルＰ内に形成さ
れ、メタライゼーション、あるいは簡単に「金属」と称
される導電路とデバイス表面で接触するＮ＋型の領域１
箇所または複数箇所から成る。
れ、メタライゼーション、あるいは簡単に「金属」と称
される導電路とデバイス表面で接触するＮ＋型の領域１
箇所または複数箇所から成る。
【０００５】パワー・トランジスタを流れる電流の感知
は、一般にエミッタ端子と直列に接続した抵抗の両端の
電圧降下を測定して行う。この電圧降下は、トランジス
タを流れる電流によって生じる。図１、図２、および図
３に示すように、この抵抗は、「感知」抵抗と呼ばれ、
通常、パワー・トランジスタの領域に近接した領域でデ
バイスと一体化されているか、または、トランジスタの
構造を若干修正して形成されている。
は、一般にエミッタ端子と直列に接続した抵抗の両端の
電圧降下を測定して行う。この電圧降下は、トランジス
タを流れる電流によって生じる。図１、図２、および図
３に示すように、この抵抗は、「感知」抵抗と呼ばれ、
通常、パワー・トランジスタの領域に近接した領域でデ
バイスと一体化されているか、または、トランジスタの
構造を若干修正して形成されている。
【０００６】図１は、感知抵抗を組み込んだ従来のパワ
ー・トランジスタの平面図である。また、図１には、ベ
ース・メタライゼーション１０およびエミッタ・メタラ
イゼーション１１が示してあり、これらは図示していな
い対応する埋設領域と接触している。
ー・トランジスタの平面図である。また、図１には、ベ
ース・メタライゼーション１０およびエミッタ・メタラ
イゼーション１１が示してあり、これらは図示していな
い対応する埋設領域と接触している。
【０００７】感知領域１２は、エミッタ接点１３と直列
に配置したメタライゼーション部分から形成されてい
る。メタライゼーション部分１２を通って電流が流れ
る。この電流は、総エミッタ電流に比例し、例えば、図
１に示すように２つの接点１４および１５により容易に
感知できる電圧降下を引き起こす。
に配置したメタライゼーション部分から形成されてい
る。メタライゼーション部分１２を通って電流が流れ
る。この電流は、総エミッタ電流に比例し、例えば、図
１に示すように２つの接点１４および１５により容易に
感知できる電圧降下を引き起こす。
【０００８】図２は、やはり感知抵抗を組み込んだ従来
の別のパワー・トランジスタの平面図である。ベース・
メタライゼーション２０およびエミッタ・メタライゼー
ション２１は、図示していない、対応する埋設ベース領
域およびエミッタ領域に接触している。
の別のパワー・トランジスタの平面図である。ベース・
メタライゼーション２０およびエミッタ・メタライゼー
ション２１は、図示していない、対応する埋設ベース領
域およびエミッタ領域に接触している。
【０００９】エミッタ領域は、形状が特異であるところ
からエミッタ「フィンガ」と称される複数のゾーンに分
割され、このゾーンは、エミッタ金属２１により相互に
接続されている。エミッタ電流の測定は、接点２４およ
び２５を介して、エミッタ・フィンガ２２のメタライゼ
ーションの両端の電位差を測定して行う。
からエミッタ「フィンガ」と称される複数のゾーンに分
割され、このゾーンは、エミッタ金属２１により相互に
接続されている。エミッタ電流の測定は、接点２４およ
び２５を介して、エミッタ・フィンガ２２のメタライゼ
ーションの両端の電位差を測定して行う。
【００１０】図３は、表面拡散感知抵抗Ｒｓを組み込ん
だ、さらに別の従来のパワー・トランジスタの平面図で
ある。特に、エミッタ電流を測定するために、拡散抵抗
Ｒｓ両端の電位差を測定する。Ｒｓは、エミッタ部分と
直列に配置し、同様にドーピングを施してある。２つの
ベース・メタライゼーション３０およびエミッタ・メタ
ライゼーション３１は、それぞれベース領域およびエミ
ッタ領域に接触している。
だ、さらに別の従来のパワー・トランジスタの平面図で
ある。特に、エミッタ電流を測定するために、拡散抵抗
Ｒｓ両端の電位差を測定する。Ｒｓは、エミッタ部分と
直列に配置し、同様にドーピングを施してある。２つの
ベース・メタライゼーション３０およびエミッタ・メタ
ライゼーション３１は、それぞれベース領域およびエミ
ッタ領域に接触している。
【００１１】エミッタの活性領域３２との接触は、第１
の接点Ｃ１およびメタライゼーション３４により行って
いるのに対して、抵抗Ｒｓとの接触は、第２の接点Ｃ２
およびメタライゼーション３５により行っている。エミ
ッタ活性領域からエミッタ接点Ｃ２に流れる電流によっ
て生じる抵抗Ｒｓ両端の電位差は、前記メタライゼーシ
ョン３４および３５の端部の間で測定される。
の接点Ｃ１およびメタライゼーション３４により行って
いるのに対して、抵抗Ｒｓとの接触は、第２の接点Ｃ２
およびメタライゼーション３５により行っている。エミ
ッタ活性領域からエミッタ接点Ｃ２に流れる電流によっ
て生じる抵抗Ｒｓ両端の電位差は、前記メタライゼーシ
ョン３４および３５の端部の間で測定される。
【００１２】
【発明が解決しようとする課題】従来のバイポーラトラ
ンジスタは、以上のようなトランジスと感知抵抗とが一
体構造では、改良したメタライゼーション領域または拡
散領域をパワー・トランジスタの構造に組み込む、すな
わち追加することによって表面に感知抵抗を形成してい
る。この方法によるとパワー・トランジスタが占める面
積が必ず増加するという問題点があった。
ンジスタは、以上のようなトランジスと感知抵抗とが一
体構造では、改良したメタライゼーション領域または拡
散領域をパワー・トランジスタの構造に組み込む、すな
わち追加することによって表面に感知抵抗を形成してい
る。この方法によるとパワー・トランジスタが占める面
積が必ず増加するという問題点があった。
【００１３】本発明は上記ような問題点を解消するため
になされたもので、トランジスタが占める総面積が増加
しない電流感知抵抗、あるいは少なくとも占有面積がほ
とんど増加しない電流感知抵抗を組み込んだ垂直構造一
体型バイポーラ・トランジスタを提供することを目的と
する。
になされたもので、トランジスタが占める総面積が増加
しない電流感知抵抗、あるいは少なくとも占有面積がほ
とんど増加しない電流感知抵抗を組み込んだ垂直構造一
体型バイポーラ・トランジスタを提供することを目的と
する。
【００１４】
【課題を解決するための手段】この発明に係る垂直構造
一体型バイポーラ・トランジスタは、第１の導電型の基
板上に、同じ導電型のエピタキシャル層を成長させ、こ
の基板上に一体化させた電流感知抵抗を組み込んだ垂直
構造一体型バイポーラ・トランジスタであって、基板の
ゾーンによって提供されるコレクタ領域と、エピタキシ
ャル層に埋設され、少なくとも第１の垂直拡散領域を介
して表面ベース接点に接続された、第２の導電型のベー
ス領域と、ベース領域上のエピタキシャル層内の埋設層
と、表面領域と、埋設領域を表面領域に接続する少なく
とも第２の垂直拡散領域とを備えた第１の導電型のエミ
ッタ領域とを備え、少なくとも第３の垂直拡散領域を設
けて、埋設エミッタ層を第１の表面エミッタ接点に接続
すること、ならびに表面エミッタ領域が、少なくともそ
の２つの周囲側部に沿って第２の表面エミッタ接点と接
触させる。
一体型バイポーラ・トランジスタは、第１の導電型の基
板上に、同じ導電型のエピタキシャル層を成長させ、こ
の基板上に一体化させた電流感知抵抗を組み込んだ垂直
構造一体型バイポーラ・トランジスタであって、基板の
ゾーンによって提供されるコレクタ領域と、エピタキシ
ャル層に埋設され、少なくとも第１の垂直拡散領域を介
して表面ベース接点に接続された、第２の導電型のベー
ス領域と、ベース領域上のエピタキシャル層内の埋設層
と、表面領域と、埋設領域を表面領域に接続する少なく
とも第２の垂直拡散領域とを備えた第１の導電型のエミ
ッタ領域とを備え、少なくとも第３の垂直拡散領域を設
けて、埋設エミッタ層を第１の表面エミッタ接点に接続
すること、ならびに表面エミッタ領域が、少なくともそ
の２つの周囲側部に沿って第２の表面エミッタ接点と接
触させる。
【００１５】
【発明の実施の形態】限定的なものではなく、例として
添付の図面に示した、本発明の実施の形態に関する以下
の詳細な説明を参照すれば、本発明の特徴について理解
を深めることができる。
添付の図面に示した、本発明の実施の形態に関する以下
の詳細な説明を参照すれば、本発明の特徴について理解
を深めることができる。
【００１６】図４および図５は、ＮＰＮ型の垂直構造一
体型バイポーラ・パワー・トランジスタを示す図であ
り、図４は、トランジスタ構造の断面図、図５は、トラ
ンジスタ構造の平面図になっている。
体型バイポーラ・パワー・トランジスタを示す図であ
り、図４は、トランジスタ構造の断面図、図５は、トラ
ンジスタ構造の平面図になっている。
【００１７】図４に示す構造は、底部から最上部にかけ
て、Ｎ＋ドープ半導体材料の基板１を含む。基板は、そ
れ自体既知のエピタキシャル法で成長させたＮ−ドープ
・エピタキシャル層２で覆われている。
て、Ｎ＋ドープ半導体材料の基板１を含む。基板は、そ
れ自体既知のエピタキシャル法で成長させたＮ−ドープ
・エピタキシャル層２で覆われている。
【００１８】基板１は、エピタキシャル層２とともに、
トランジスタのコレクタを形成している。
トランジスタのコレクタを形成している。
【００１９】Ｐ導電性のベース領域は、エピタキシャル
層２内の埋設領域３を備え、同導電型の垂直拡散領域４
により、表面ベース接点（１５）に接続されている。
層２内の埋設領域３を備え、同導電型の垂直拡散領域４
により、表面ベース接点（１５）に接続されている。
【００２０】ベース領域の上には、やはりエピタキシャ
ル層２に埋設した、Ｎ＋導電性を有するエミッタ領域５
が形成されている。
ル層２に埋設した、Ｎ＋導電性を有するエミッタ領域５
が形成されている。
【００２１】埋設エミッタ５に接触し、このエミッタを
表面まで導くように、さらにＮ＋型の垂直拡散領域６が
形成され、表面で前記エミッタは、同導電型の表面領域
７に接続されている。
表面まで導くように、さらにＮ＋型の垂直拡散領域６が
形成され、表面で前記エミッタは、同導電型の表面領域
７に接続されている。
【００２２】接点１０が領域７の縁に形成され、この接
点からメタライゼーション線１２を介してエミッタ電流
を取り出す。
点からメタライゼーション線１２を介してエミッタ電流
を取り出す。
【００２３】Ｎ＋型の領域８は、埋設エミッタ領域５の
縁を表面まで導き、さらに接点１１およびメタライゼー
ション１３と接触している。
縁を表面まで導き、さらに接点１１およびメタライゼー
ション１３と接触している。
【００２４】トランジスタの電流は、基板１からベース
３を介してエミッタ５まで流れる。さらに前記電流は、
図中Ｒ１とした抵抗路に当たる領域６を通り、領域７に
達すると、領域６とエミッタ接点１０の間に含まれる２
本の抵抗路Ｒ２に別れて流れる。
３を介してエミッタ５まで流れる。さらに前記電流は、
図中Ｒ１とした抵抗路に当たる領域６を通り、領域７に
達すると、領域６とエミッタ接点１０の間に含まれる２
本の抵抗路Ｒ２に別れて流れる。
【００２５】したがって、エミッタ電流が遭遇する抵抗
は、抵抗Ｒ１と、並列になった２つの抵抗Ｒ２の抵抗値
を併せたものになる。すなわち、Ｒｓ＝Ｒ１＋Ｒ２／２
は、抵抗Ｒ１と、並列になった２つの抵抗Ｒ２の抵抗値
を併せたものになる。すなわち、Ｒｓ＝Ｒ１＋Ｒ２／２
【００２６】接点１１および垂直領域８を介して前記抵
抗の一端に接触し、領域７の縁に位置するエミッタ接点
１０を介して前記抵抗の他端に接触することにより、前
記抵抗を、エミッタ電流を感知する感知抵抗として利用
する。
抗の一端に接触し、領域７の縁に位置するエミッタ接点
１０を介して前記抵抗の他端に接触することにより、前
記抵抗を、エミッタ電流を感知する感知抵抗として利用
する。
【００２７】トランジスタを流れる電流は、実際には、
感知抵抗ＲＳ両端の電圧降下に比例し、この電位差は、
メタライゼーション線１２および１３上で容易に感知す
ることができる。
感知抵抗ＲＳ両端の電圧降下に比例し、この電位差は、
メタライゼーション線１２および１３上で容易に感知す
ることができる。
【００２８】図５は、図４に断面を示したバイポーラ・
パワー・トランジスタの平面図であり、基板１を覆うエ
ピタキシャル層２、埋設領域の一部、およびメタライゼ
ーション線の一部を強調した図である。
パワー・トランジスタの平面図であり、基板１を覆うエ
ピタキシャル層２、埋設領域の一部、およびメタライゼ
ーション線の一部を強調した図である。
【００２９】表面エミッタ領域７で覆われた埋設エミッ
タ領域５が、特に、目につく。垂直領域８は、３つの側
部に沿って埋設領域５をデバイス表面に接続している。
デバイス表面で、垂直領域は接点１１によりメタライゼ
ーション線１３に接続されている。
タ領域５が、特に、目につく。垂直領域８は、３つの側
部に沿って埋設領域５をデバイス表面に接続している。
デバイス表面で、垂直領域は接点１１によりメタライゼ
ーション線１３に接続されている。
【００３０】接点１０は、領域７の縁にあり、領域７か
らメタライゼーション線１２を介してエミッタ電流が取
り出される。感知抵抗両端の電位降下を感知するのに使
用するもう一方のメタライゼーション線１４は、メタラ
イゼーション線１２から延びている。
らメタライゼーション線１２を介してエミッタ電流が取
り出される。感知抵抗両端の電位降下を感知するのに使
用するもう一方のメタライゼーション線１４は、メタラ
イゼーション線１２から延びている。
【００３１】したがって、感知抵抗ＲＳ＝Ｒ１＋Ｒ２／
２は、２本のメタライゼーション線１３および１４に接
触する。図５のメタライゼーション線１４は、エミッタ
・メタル１２から分岐しており、抵抗ＲＳにかかる電圧
を感知するのに便宜上使用される。
２は、２本のメタライゼーション線１３および１４に接
触する。図５のメタライゼーション線１４は、エミッタ
・メタル１２から分岐しており、抵抗ＲＳにかかる電圧
を感知するのに便宜上使用される。
【００３２】図４および図５からわかるように、本発明
は、大きな面積を占めずに、バイポーラ・パワー・トラ
ンジスタの構造と一体化させることができる感知抵抗を
形成するものである。
は、大きな面積を占めずに、バイポーラ・パワー・トラ
ンジスタの構造と一体化させることができる感知抵抗を
形成するものである。
【００３３】図１、図２、図３に示す、従来の技術によ
るデバイスでは、感知抵抗が表面に形成され、したがっ
て大きな面積を占めるのに対して、本発明では、エミッ
タ領域５の上で感知抵抗の一部を垂直に（Ｒ１）、また
一部を水平に（Ｒ２）形成している。
るデバイスでは、感知抵抗が表面に形成され、したがっ
て大きな面積を占めるのに対して、本発明では、エミッ
タ領域５の上で感知抵抗の一部を垂直に（Ｒ１）、また
一部を水平に（Ｒ２）形成している。
【図１】感知抵抗を組み込んだ、従来の技術による第１
のパワー・トランジスタの平面図である。
のパワー・トランジスタの平面図である。
【図２】やはり感知抵抗を組み込んだ、従来の技術によ
る第２のパワー・トランジスタの平面図である。
る第２のパワー・トランジスタの平面図である。
【図３】感知抵抗を組み込んだ、従来の技術による第３
のパワー・トランジスタの平面図である。
のパワー・トランジスタの平面図である。
【図４】感知抵抗を組み込んだ、本発明による垂直構造
一体型バイポーラ・パワー・トランジスタの構造の断面
図である。
一体型バイポーラ・パワー・トランジスタの構造の断面
図である。
【図５】本発明を具体化した、図４に示す垂直構造一体
型バイポーラ・パワー・トランジスタの平面図である。
型バイポーラ・パワー・トランジスタの平面図である。
１ 基盤 ２ エピタキシャル層 ３ ベース ４ 垂直拡散領域 ５ エミッタ ７ 表面エミッタ領域 ８ 垂直領域 １０ エミッタ接点
Claims (7)
- 【請求項１】 第１の導電型の基板（１）上に、同じ導
電型のエピタキシャル層（２）を成長させ、この基板上
に一体化させた電流感知抵抗を組み込んだ垂直構造一体
型バイポーラ・トランジスタであって、 基板（１）のゾーンによって提供されるコレクタ領域
（１）と、 エピタキシャル層（２）に埋設され、少なくとも第１の
垂直拡散領域（４）を介して表面ベース接点（１５）に
接続された、第２の導電型のベース領域（３）と、 ベース領域（３）上のエピタキシャル層（２）内の埋設
層（５）と、表面領域（７）と、埋設領域（５）を表面
領域（７）に接続する少なくとも第２の垂直拡散領域
（６）とを備えた第１の導電型のエミッタ領域とを備
え、 少なくとも第３の垂直拡散領域（８）を設けて、埋設エ
ミッタ層（５）を第１の表面エミッタ接点（１１）に接
続すること、ならびに表面エミッタ領域（７）が、少な
くともその２つの周囲側部に沿って第２の表面エミッタ
接点（１０）と接触することを特徴とする垂直構造一体
型バイポーラ・トランジスタ。 - 【請求項２】 表面エミッタ領域（７）が、少なくとも
その２つの周囲側部に沿って第２の表面エミッタ接点
（１０）と接触することを特徴とする請求項１に記載の
垂直構造一体型バイポーラ・トランジスタ。 - 【請求項３】 表面エミッタ領域（７）が、その３つの
周囲側部に沿って第２の表面エミッタ接点（１０）と接
触することを特徴とする請求項２に記載の垂直構造一体
型バイポーラ・トランジスタ。 - 【請求項４】 前記第１の表面接点（１１）および第２
の表面接点（１０）に接触する領域が前記感知抵抗を形
成することを特徴とする請求項１に記載の垂直構造一体
型バイポーラ・トランジスタ。 - 【請求項５】 第２の表面エミッタ接点（１０）と電気
接触するメタライゼーション（１２）を介してエミッタ
電流を取り出すことを特徴とする請求項４に記載の垂直
構造一体型バイポーラ・トランジスタ。 - 【請求項６】 エミッタ電流に比例する電圧降下を、前
記第１および第２の表面接点により感知することを特徴
とする請求項５に記載の垂直構造一体型バイポーラ・ト
ランジスタ。 - 【請求項７】 第３の垂直拡散領域（８）が、埋設エミ
ッタ層（５）の少なくとも２つの側部に沿って延びるこ
とを特徴とする請求項６に記載の垂直構造一体型バイポ
ーラ・トランジスタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP96830310A EP0810670B1 (en) | 1996-05-31 | 1996-05-31 | Vertical bipolar power transistor with an integrated sensing resistor |
| IT96830310.7 | 1996-05-31 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1070133A true JPH1070133A (ja) | 1998-03-10 |
Family
ID=8225923
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9140344A Pending JPH1070133A (ja) | 1996-05-31 | 1997-05-29 | 垂直構造一体型バイポーラ・トランジスタ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5939768A (ja) |
| EP (1) | EP0810670B1 (ja) |
| JP (1) | JPH1070133A (ja) |
| DE (1) | DE69633004T2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SE521385C2 (sv) * | 1997-04-04 | 2003-10-28 | Ericsson Telefon Ab L M | Bipolär transistorstruktur |
| JP2000252477A (ja) * | 1999-03-02 | 2000-09-14 | Fuji Electric Co Ltd | 半導体装置 |
| US20040175845A1 (en) * | 2003-03-03 | 2004-09-09 | Molla Jaynal A. | Method of forming a flux concentrating layer of a magnetic device |
| ITVA20060001A1 (it) * | 2006-01-04 | 2007-07-05 | St Microelectronics Srl | Metodo per generare un segnale rappresentativo della corrente erogata ad un carico da un dispositvo di potenza e relativo dispositivo di potenza |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03288469A (ja) * | 1990-04-04 | 1991-12-18 | Toshiba Corp | 半導体装置 |
| IT1252102B (it) * | 1991-11-26 | 1995-06-02 | Cons Ric Microelettronica | Dispositivo monolitico a semiconduttore a struttura verticale con transistore di potenza a base profonda e emettitore a dita avente resistenze di ballast |
| JPH05299431A (ja) * | 1992-04-16 | 1993-11-12 | Toyota Autom Loom Works Ltd | 電流検出機能付トランジスタ |
| EP0625797B1 (en) * | 1993-05-19 | 1999-08-11 | Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno | Integrated structure current sensing resistor for power MOS devices, particularly for overload self-protected power MOS devices |
| DE69314331T2 (de) * | 1993-07-01 | 1998-01-29 | Cons Ric Microelettronica | Vertikaler Bipolar-Leistungstransistor mit vergrabener Basis und ineinandergreifender Geometrie |
-
1996
- 1996-05-31 DE DE69633004T patent/DE69633004T2/de not_active Expired - Fee Related
- 1996-05-31 EP EP96830310A patent/EP0810670B1/en not_active Expired - Lifetime
-
1997
- 1997-05-29 JP JP9140344A patent/JPH1070133A/ja active Pending
- 1997-05-30 US US08/866,904 patent/US5939768A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0810670A1 (en) | 1997-12-03 |
| EP0810670B1 (en) | 2004-07-28 |
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