JPH1097799A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPH1097799A JPH1097799A JP8250110A JP25011096A JPH1097799A JP H1097799 A JPH1097799 A JP H1097799A JP 8250110 A JP8250110 A JP 8250110A JP 25011096 A JP25011096 A JP 25011096A JP H1097799 A JPH1097799 A JP H1097799A
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- JP
- Japan
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- pattern
- address
- write
- semiconductor memory
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Abstract
(57)【要約】
【課題】発生させるパターンごとに外部からデータとア
ドレスを指定しなければならない。指定のアドレスに対
してアルゴリズムパターンとランダムパターンを書き込
めない。目的のテストパターンの発生には乱数テーブル
が必要である。 【解決手段】制御回路１１３は複数ワード・複数ビット
の制御信号１１２から書込みアドレス，書込みワード数
等を解釈して被試験半導体メモリへの書込みアドレスを
作成し所定のアルゴリズムに基づいてパターンを登録し
たアドレスを指定して書込み動作を行う。パターン発生
回路１１３は所定のアルゴリズムに基づいたパターンを
登録する。パターンコントロールアドレスカウンタ１１
４は制御回路１１３において作成したアドレスからアド
レスパターンを作成する。切替回路１１５はパターン発
生回路１１６から出力されるデータおよび実際の書込み
データのいずれかを選択して切り替える。
ドレスを指定しなければならない。指定のアドレスに対
してアルゴリズムパターンとランダムパターンを書き込
めない。目的のテストパターンの発生には乱数テーブル
が必要である。 【解決手段】制御回路１１３は複数ワード・複数ビット
の制御信号１１２から書込みアドレス，書込みワード数
等を解釈して被試験半導体メモリへの書込みアドレスを
作成し所定のアルゴリズムに基づいてパターンを登録し
たアドレスを指定して書込み動作を行う。パターン発生
回路１１３は所定のアルゴリズムに基づいたパターンを
登録する。パターンコントロールアドレスカウンタ１１
４は制御回路１１３において作成したアドレスからアド
レスパターンを作成する。切替回路１１５はパターン発
生回路１１６から出力されるデータおよび実際の書込み
データのいずれかを選択して切り替える。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリに関
し、特に半導体メモリの書込み制御に使用されるランダ
ムパターン発生回路を内蔵した半導体メモリに関する。
し、特に半導体メモリの書込み制御に使用されるランダ
ムパターン発生回路を内蔵した半導体メモリに関する。
【０００２】
【従来の技術】図４は従来の第１の例を示す半導体メモ
リのブロック図である。
リのブロック図である。
【０００３】図４を参照すると、本例の半導体メモリ
は、外部からライトイネーブル信号（ＷＥ），カラムア
ドレスストローブ信号（ＣＡＳ）およびロウアドレスス
トローブ信号（ＲＡＳ）を受けてそれぞれ各種タイミン
グを発生するライトクロック発生回路１０１，ＣＡＳク
ロック発生回路１０２およびＲＡＳクロック発生回路１
０３と、外部からアドレス信号Ａ０，…，Ａ７を受ける
アドレスバッファ１０５と、メモリセルアレイ１０７を
リフレッシュする際にアドレスバッファ１０５に入力す
るアドレスパターンを作成するリフレッシュコントロー
ルアドレスカウンタ１０４と、列アドレスを決めるロウ
デコーダ１０６と、縦アドレスを決めるカスタムデコー
ダ１１１と、情報を蓄えるメモリセルアレイ１０７と、
書込みデータを蓄えるＤｉｎバッファ１１０と、書込み
／読出しの切替えおよび書込みデータ／読出しデータを
蓄えるＩ／Ｏスイッチ・シフトレジスタ１０８と、読出
しデータを蓄えるＤｏｕｔバッファ１０９とを備え、外
部からのデータによりパターンを発生している。
は、外部からライトイネーブル信号（ＷＥ），カラムア
ドレスストローブ信号（ＣＡＳ）およびロウアドレスス
トローブ信号（ＲＡＳ）を受けてそれぞれ各種タイミン
グを発生するライトクロック発生回路１０１，ＣＡＳク
ロック発生回路１０２およびＲＡＳクロック発生回路１
０３と、外部からアドレス信号Ａ０，…，Ａ７を受ける
アドレスバッファ１０５と、メモリセルアレイ１０７を
リフレッシュする際にアドレスバッファ１０５に入力す
るアドレスパターンを作成するリフレッシュコントロー
ルアドレスカウンタ１０４と、列アドレスを決めるロウ
デコーダ１０６と、縦アドレスを決めるカスタムデコー
ダ１１１と、情報を蓄えるメモリセルアレイ１０７と、
書込みデータを蓄えるＤｉｎバッファ１１０と、書込み
／読出しの切替えおよび書込みデータ／読出しデータを
蓄えるＩ／Ｏスイッチ・シフトレジスタ１０８と、読出
しデータを蓄えるＤｏｕｔバッファ１０９とを備え、外
部からのデータによりパターンを発生している。
【０００４】従来のこの種の技術の第２の例として、特
開平１−１４０５００号公報に所載の「半導体メモリ評
価装置」を挙げることができる。
開平１−１４０５００号公報に所載の「半導体メモリ評
価装置」を挙げることができる。
【０００５】図５は第２の従来例の半導体メモリ評価装
置のブロック図で、上記公報に記載されたものと同等で
ある。
置のブロック図で、上記公報に記載されたものと同等で
ある。
【０００６】図５を参照すると、この半導体メモリ評価
装置におけるパターン発生回路は、タイミング発生器
（ＴＧ）５０１と、アルゴリズミックパターン発生器
（ＡＬＰＧ）５０２と、ランダムパターン発生器（ＲＰ
Ｇ）５１１とを備えている。そして、ＲＰＧ５１１はＴ
Ｇ５０１から出力されるタイミングでアドレス，デー
タ，コントロール信号を発生する。ロジックセレクタ
（ＬＳＥＬ）５１２はＡＬＰＧ５０２の出力とＲＰＧ５
１１の出力とを受け、その一方を選択してテストパター
ンとして出力するか、または両者のロジックをとりそれ
をテストパターンとして出力する。
装置におけるパターン発生回路は、タイミング発生器
（ＴＧ）５０１と、アルゴリズミックパターン発生器
（ＡＬＰＧ）５０２と、ランダムパターン発生器（ＲＰ
Ｇ）５１１とを備えている。そして、ＲＰＧ５１１はＴ
Ｇ５０１から出力されるタイミングでアドレス，デー
タ，コントロール信号を発生する。ロジックセレクタ
（ＬＳＥＬ）５１２はＡＬＰＧ５０２の出力とＲＰＧ５
１１の出力とを受け、その一方を選択してテストパター
ンとして出力するか、または両者のロジックをとりそれ
をテストパターンとして出力する。
【０００７】次に、従来の第３の例として特開平２−２
６２６９３号公報に所載の「表示装置」を挙げると、こ
の装置は、メモリのロウアドレスおよびカラムアドレス
をそれぞれランダムに指定する乱数テーブルと、その乱
数テーブルに従ってパターン情報をメモリ内にランダム
に割り付けるランダム割付手段とを備え、複数の乱数テ
ーブルを規則性のない完全なランダム状態の完全ランダ
ムパターンのテーブルと、ランダム状態から徐徐に目的
のパターンに戻していくパターンのテーブルとで構成し
て表示パターンを発生している。
６２６９３号公報に所載の「表示装置」を挙げると、こ
の装置は、メモリのロウアドレスおよびカラムアドレス
をそれぞれランダムに指定する乱数テーブルと、その乱
数テーブルに従ってパターン情報をメモリ内にランダム
に割り付けるランダム割付手段とを備え、複数の乱数テ
ーブルを規則性のない完全なランダム状態の完全ランダ
ムパターンのテーブルと、ランダム状態から徐徐に目的
のパターンに戻していくパターンのテーブルとで構成し
て表示パターンを発生している。
【０００８】
【発明が解決しようとする課題】本来、半導体メモリは
必要な時に必要なデータおよびアドレスを用意するのが
常であり、ランダムパターン発生回路を必要とはしなか
った。
必要な時に必要なデータおよびアドレスを用意するのが
常であり、ランダムパターン発生回路を必要とはしなか
った。
【０００９】第１の従来例では、書込みパターンおよび
ランダムパターンを発生させるのに、そのパターンごと
に外部からデータおよびアドレスを指定しなければなら
ないので、極めて面倒であるという問題点があった。
ランダムパターンを発生させるのに、そのパターンごと
に外部からデータおよびアドレスを指定しなければなら
ないので、極めて面倒であるという問題点があった。
【００１０】また、第２の従来例では、アドレスを所定
のアルゴリズムに基づいて発生させるか、ランダムパタ
ーンによって発生させているので、指定のアドレスに対
してアルゴリズムパターンおよびランダムパターンを書
き込むことができないという問題点があった。
のアルゴリズムに基づいて発生させるか、ランダムパタ
ーンによって発生させているので、指定のアドレスに対
してアルゴリズムパターンおよびランダムパターンを書
き込むことができないという問題点があった。
【００１１】さらに、第３の従来例では、目的とするテ
ストパターンを発生させるのに複雑な乱数テーブルが必
要であり、目的とするテストパターンの変更を行うとき
にはこの複雑な乱数テーブルを書き替えることになる
が、この書替えは容易ではないという問題点があった。
ストパターンを発生させるのに複雑な乱数テーブルが必
要であり、目的とするテストパターンの変更を行うとき
にはこの複雑な乱数テーブルを書き替えることになる
が、この書替えは容易ではないという問題点があった。
【００１２】本発明の目的は、ランダムパターン発生回
路を内蔵させることにより、実際に使用されている状態
で、制御信号によって必要なテストパターンをメモリの
必要なアドレスに書き込めるようにした半導体メモリを
提供することにある。
路を内蔵させることにより、実際に使用されている状態
で、制御信号によって必要なテストパターンをメモリの
必要なアドレスに書き込めるようにした半導体メモリを
提供することにある。
【００１３】
【課題を解決するための手段】本発明によれば、アドレ
ス，データおよび制御信号から構成されるテストパター
ンを発生しこのテストパターンによって書込みが行われ
る被試験半導体メモリにおいて、前記制御信号により自
律的に所望のアドレスおよび所望のパターンを作成する
手段を備えることを特徴とする半導体メモリが得られ
る。
ス，データおよび制御信号から構成されるテストパター
ンを発生しこのテストパターンによって書込みが行われ
る被試験半導体メモリにおいて、前記制御信号により自
律的に所望のアドレスおよび所望のパターンを作成する
手段を備えることを特徴とする半導体メモリが得られ
る。
【００１４】また、複数ワード・複数ビットの前記制御
信号を解釈して前記被試験半導体メモリへの書込みアド
レスを作成し所定のアルゴリズムに基づいてパターンを
登録したアドレスを指定して書込み動作を行う制御回路
と、前記所定のアルゴリズムに基づいたパターンを登録
したパターン発生回路と、前記制御回路において作成し
たアドレスからアドレスパターンを作成するパターンコ
ントロールアドレスカウンタと、前記パターン発生回路
から出力されるデータおよび実際の書込みデータのいず
れかを選択して切り替える切替回路とを備えることを特
徴とする半導体メモリが得られる。
信号を解釈して前記被試験半導体メモリへの書込みアド
レスを作成し所定のアルゴリズムに基づいてパターンを
登録したアドレスを指定して書込み動作を行う制御回路
と、前記所定のアルゴリズムに基づいたパターンを登録
したパターン発生回路と、前記制御回路において作成し
たアドレスからアドレスパターンを作成するパターンコ
ントロールアドレスカウンタと、前記パターン発生回路
から出力されるデータおよび実際の書込みデータのいず
れかを選択して切り替える切替回路とを備えることを特
徴とする半導体メモリが得られる。
【００１５】さらに、前記制御信号の制御語はパターン
種別とブロック指定とを示す１語目と、書込み開始アド
レスを示す２語目と、書込みワード数を示す３語目とを
含むことを特徴とする半導体メモリが得られる。
種別とブロック指定とを示す１語目と、書込み開始アド
レスを示す２語目と、書込みワード数を示す３語目とを
含むことを特徴とする半導体メモリが得られる。
【００１６】さらにまた、前記パターン種別は０ビット
目が“オール０パターン指定”、１ビット目が“オール
１パターン指定”、２ビット目が“チェッカーフラグパ
ターン指定”を含む１６ビットの構成を有し、前記ブロ
ック指定は“３２ｋブロック分割指定”を可能にすると
ともに最上位ビットの３１ビット目は“ブロック書込み
指定”であることを特徴とする半導体メモリが得られ
る。
目が“オール０パターン指定”、１ビット目が“オール
１パターン指定”、２ビット目が“チェッカーフラグパ
ターン指定”を含む１６ビットの構成を有し、前記ブロ
ック指定は“３２ｋブロック分割指定”を可能にすると
ともに最上位ビットの３１ビット目は“ブロック書込み
指定”であることを特徴とする半導体メモリが得られ
る。
【００１７】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。
して説明する。
【００１８】図１は本発明の半導体メモリの一実施形態
を示すブロック図、図２は図１における制御信号のビッ
ト構成の一例を示すビット構成図、図３は図１における
パターン発生回路の書込みパターンの一例を示すビット
マップパターン図である。
を示すブロック図、図２は図１における制御信号のビッ
ト構成の一例を示すビット構成図、図３は図１における
パターン発生回路の書込みパターンの一例を示すビット
マップパターン図である。
【００１９】図１を参照すると、本実施形態の半導体メ
モリは、図４に示した従来例の半導体メモリに、複数ワ
ード・複数ビットの制御信号１１２から書込みアドレ
ス，書込みワード数等を解釈して被試験半導体メモリへ
の書込みアドレスを作成し所定のアルゴリズムに基づい
てパターンを登録したアドレスを指定して書込み動作を
行う制御回路１１３と、所定のアルゴリズムに基づいた
パターンを登録したパターン発生回路１１６と、制御回
路１１３において作成したアドレスからアドレスパター
ンを作成するパターンコントロールアドレスカウンタ１
１４と、パターン発生回路１１６から出力されるデータ
および実際の書込みデータのいずれかを選択して切り替
える切替回路１１５とを追加した構成を有している。
モリは、図４に示した従来例の半導体メモリに、複数ワ
ード・複数ビットの制御信号１１２から書込みアドレ
ス，書込みワード数等を解釈して被試験半導体メモリへ
の書込みアドレスを作成し所定のアルゴリズムに基づい
てパターンを登録したアドレスを指定して書込み動作を
行う制御回路１１３と、所定のアルゴリズムに基づいた
パターンを登録したパターン発生回路１１６と、制御回
路１１３において作成したアドレスからアドレスパター
ンを作成するパターンコントロールアドレスカウンタ１
１４と、パターン発生回路１１６から出力されるデータ
および実際の書込みデータのいずれかを選択して切り替
える切替回路１１５とを追加した構成を有している。
【００２０】なお、制御信号１１２が入力される制御回
路１１３はライトクロック発生回路１０１，パターンコ
ントロールアドレスカウンタ１１４およびパターン発生
回路と接続されて所定の制御を行う。
路１１３はライトクロック発生回路１０１，パターンコ
ントロールアドレスカウンタ１１４およびパターン発生
回路と接続されて所定の制御を行う。
【００２１】次に、図２を参照すると、図１における制
御信号１１２の制御語の１語目はパターン種別とブロッ
ク指定とを示し、パターン種別は０ビット目から１５ビ
ット目までで表し、ブロック分割指定は１６ビット目か
ら３１ビット目までで表している。
御信号１１２の制御語の１語目はパターン種別とブロッ
ク指定とを示し、パターン種別は０ビット目から１５ビ
ット目までで表し、ブロック分割指定は１６ビット目か
ら３１ビット目までで表している。
【００２２】そして、パターン種別の０ビット目は“オ
ール０パターン指定”、１ビット目は“オール１パター
ン指定”、２ビット目は“チェッカーフラグパターン指
定”、その他から構成される。また、ブロック指定は
“３２ｋブロック分割指定”を可能にし、最上位ビット
の３１ビット目は“ブロック書込み指定”である。
ール０パターン指定”、１ビット目は“オール１パター
ン指定”、２ビット目は“チェッカーフラグパターン指
定”、その他から構成される。また、ブロック指定は
“３２ｋブロック分割指定”を可能にし、最上位ビット
の３１ビット目は“ブロック書込み指定”である。
【００２３】また、２語目は書込み開始アドレスを示
し、さらに、３語目は書込みワード数を示す。
し、さらに、３語目は書込みワード数を示す。
【００２４】制御回路１１３は１語目のパターン種別
（０ビット目）に“１”を検出したときは“オール０パ
ターン”と解釈し、パターン発生回路１１６のビットマ
ップパターンを選択する。
（０ビット目）に“１”を検出したときは“オール０パ
ターン”と解釈し、パターン発生回路１１６のビットマ
ップパターンを選択する。
【００２５】そして、ブロック書込み指定ビット（３１
ビット目）に“１”が立っているかを判断し、“１”が
立っていなければ２語目を読み、書込み開始アドレスを
パターンコントロールアドレスカウンタ１１４に設定す
る。さらに、３語目を読み、書込みワード数を記憶す
る。
ビット目）に“１”が立っているかを判断し、“１”が
立っていなければ２語目を読み、書込み開始アドレスを
パターンコントロールアドレスカウンタ１１４に設定す
る。さらに、３語目を読み、書込みワード数を記憶す
る。
【００２６】また、ブロック書込み指定ビット（３１ビ
ット目）に“１”が立っていればブロック分割指定ビッ
トの分割位置に対するアドレスを“書込み開始アドレ
ス”として２語目に設定するとともに、３語目に“書込
みワード数”１０２４ワードを設定する。
ット目）に“１”が立っていればブロック分割指定ビッ
トの分割位置に対するアドレスを“書込み開始アドレ
ス”として２語目に設定するとともに、３語目に“書込
みワード数”１０２４ワードを設定する。
【００２７】切替回路１１５は制御信号１１２を制御回
路１１３に入力して指定することにより、Ｄｉｎバッフ
ァ１１０からのデータ書込みか、または、パターン発生
回路１１６からのデータ書込みかを切り替える。
路１１３に入力して指定することにより、Ｄｉｎバッフ
ァ１１０からのデータ書込みか、または、パターン発生
回路１１６からのデータ書込みかを切り替える。
【００２８】次に、本実施形態の動作について説明す
る。
る。
【００２９】制御回路１１３は制御信号１１２を受ける
と、制御信号１１２のパターン種別とブロック指定とか
ら必要なビットマップパターン指定およびブロック指定
を選択し、パターン発生回路１１６は切替回路１１５を
通してＩ／Ｏスイッチ・シフトレジスタ１０８にこれを
設定する。
と、制御信号１１２のパターン種別とブロック指定とか
ら必要なビットマップパターン指定およびブロック指定
を選択し、パターン発生回路１１６は切替回路１１５を
通してＩ／Ｏスイッチ・シフトレジスタ１０８にこれを
設定する。
【００３０】このときのアドレスは、パターンコントロ
ールアドレスカウンタ１１４に設定されたアドレスがア
ドレスバッファ１０５に設定される。
ールアドレスカウンタ１１４に設定されたアドレスがア
ドレスバッファ１０５に設定される。
【００３１】この値がロウデコーダ１０６，カスタムデ
コーダ１１１に設定され、このときのメモリセルアレイ
１０７のアドレスにＩ／Ｏスイッチ・シフトレジスタ１
０８に設定されているデータが書き込まれる。
コーダ１１１に設定され、このときのメモリセルアレイ
１０７のアドレスにＩ／Ｏスイッチ・シフトレジスタ１
０８に設定されているデータが書き込まれる。
【００３２】
【発明の効果】以上説明したように本発明は、アドレ
ス，データおよび制御信号から構成されるテストパター
ンを発生しこのテストパターンによって書込みが行われ
る被試験半導体メモリにおいて、制御信号により自律的
に所望のアドレスおよび所望のパターンを作成する手段
を備えることにより、そしてその実施態様としては、複
数ワード・複数ビットの制御信号を解釈して被試験半導
体メモリへの書込みアドレスを作成し所定のアルゴリズ
ムに基づいてパターンを登録したアドレスを指定して書
込み動作を行う制御回路と、所定のアルゴリズムに基づ
いたパターンを登録したパターン発生回路と、制御回路
において作成したアドレスからアドレスパターンを作成
するパターンコントロールアドレスカウンタと、パター
ン発生回路から出力されるデータおよび実際の書込みデ
ータのいずれかを選択して切り替える切替回路とを備え
ることにより、さらに、上記制御信号の制御語はパター
ン種別とブロック指定とを示す１語目と、書込み開始ア
ドレスを示す２語目と、書込みワード数を示す３語目と
を含むことにより、さらにまた、上記パターン種別は０
ビット目が“オール０パターン指定”、１ビット目が
“オール１パターン指定”、２ビット目が“チェッカー
フラグパターン指定”を含む１６ビットの構成を有し、
上記ブロック指定は“３２ｋブロック分割指定”を可能
にするとともに最上位ビットの３１ビット目は“ブロッ
ク書込み指定”であることにより、制御信号を指定する
だけで任意のデータの必要なデータ数を自律的に書き込
むことができるという効果を有する。
ス，データおよび制御信号から構成されるテストパター
ンを発生しこのテストパターンによって書込みが行われ
る被試験半導体メモリにおいて、制御信号により自律的
に所望のアドレスおよび所望のパターンを作成する手段
を備えることにより、そしてその実施態様としては、複
数ワード・複数ビットの制御信号を解釈して被試験半導
体メモリへの書込みアドレスを作成し所定のアルゴリズ
ムに基づいてパターンを登録したアドレスを指定して書
込み動作を行う制御回路と、所定のアルゴリズムに基づ
いたパターンを登録したパターン発生回路と、制御回路
において作成したアドレスからアドレスパターンを作成
するパターンコントロールアドレスカウンタと、パター
ン発生回路から出力されるデータおよび実際の書込みデ
ータのいずれかを選択して切り替える切替回路とを備え
ることにより、さらに、上記制御信号の制御語はパター
ン種別とブロック指定とを示す１語目と、書込み開始ア
ドレスを示す２語目と、書込みワード数を示す３語目と
を含むことにより、さらにまた、上記パターン種別は０
ビット目が“オール０パターン指定”、１ビット目が
“オール１パターン指定”、２ビット目が“チェッカー
フラグパターン指定”を含む１６ビットの構成を有し、
上記ブロック指定は“３２ｋブロック分割指定”を可能
にするとともに最上位ビットの３１ビット目は“ブロッ
ク書込み指定”であることにより、制御信号を指定する
だけで任意のデータの必要なデータ数を自律的に書き込
むことができるという効果を有する。
【００３３】また、複数ブロックを連続的に書き込むこ
とができるので、書込み設定の手間を省くことができる
という効果を有する。
とができるので、書込み設定の手間を省くことができる
という効果を有する。
【図１】本発明の半導体メモリの一実施形態を示すブロ
ック図である。
ック図である。
【図２】図１における制御信号のビット構成の一例を示
すビット構成図である。
すビット構成図である。
【図３】図１におけるパターン発生回路の書込みパター
ンの一例を示すビットマップパターン図である。
ンの一例を示すビットマップパターン図である。
【図４】従来の第１の例を示す半導体メモリのブロック
図である。
図である。
【図５】第２の従来例の半導体メモリ評価装置のブロッ
ク図である。
ク図である。
１０１ ライトクロック発生回路 １０２ ＣＡＳクロック発生回路 １０３ ＲＡＳクロック発生回路 １０４ リフレッシュコントロールアドレスカウンタ １０５ アドレスバッファ １０６ ロウデコーダ １０７ メモリセルアレイ １０８ Ｉ／Ｏスイッチ・シフトレジスタ １０９ Ｄｏｕｔバッファ １１０ Ｄｉｎバッフア １１１ カスタムデコーダ １１２ 制御信号 １１３ 制御回路 １１４ パターンコントロールアドレスカウンタ １１５ 切替回路 １１６ パターン発生回路 ５０１ タイミング発生器（ＴＧ） ５０２ アルゴリズミックパターン発生器（ＡＬＰ
Ｇ） ５１１ ランダムパターン発生器（ＲＰＧ） ５１２ ロジックセレクタ（ＬＳＥＬ）
Ｇ） ５１１ ランダムパターン発生器（ＲＰＧ） ５１２ ロジックセレクタ（ＬＳＥＬ）
Claims (4)
- 【請求項１】 アドレス，データおよび制御信号から構
成されるテストパターンを発生しこのテストパターンに
よって書込みが行われる被試験半導体メモリにおいて、
前記制御信号により自律的に所望のアドレスおよび所望
のパターンを作成する手段を備えることを特徴とする半
導体メモリ。 - 【請求項２】 複数ワード・複数ビットの前記制御信号
を解釈して前記被試験半導体メモリへの書込みアドレス
を作成し所定のアルゴリズムに基づいてパターンを登録
したアドレスを指定して書込み動作を行う制御回路と、
前記所定のアルゴリズムに基づいたパターンを登録した
パターン発生回路と、前記制御回路において作成したア
ドレスからアドレスパターンを作成するパターンコント
ロールアドレスカウンタと、前記パターン発生回路から
出力されるデータおよび実際の書込みデータのいずれか
を選択して切り替える切替回路とを備えることを特徴と
する請求項１記載の半導体メモリ。 - 【請求項３】 前記制御信号の制御語はパターン種別と
ブロック指定とを示す１語目と、書込み開始アドレスを
示す２語目と、書込みワード数を示す３語目とを含むこ
とを特徴とする請求項１または２記載の半導体メモリ。 - 【請求項４】 前記パターン種別は０ビット目が“オー
ル０パターン指定”、１ビット目が“オール１パターン
指定”、２ビット目が“チェッカーフラグパターン指
定”を含む１６ビットの構成を有し、前記ブロック指定
は“３２ｋブロック分割指定”を可能にするとともに最
上位ビットの３１ビット目は“ブロック書込み指定”で
あることを特徴とする請求項３記載の半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8250110A JPH1097799A (ja) | 1996-09-20 | 1996-09-20 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8250110A JPH1097799A (ja) | 1996-09-20 | 1996-09-20 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1097799A true JPH1097799A (ja) | 1998-04-14 |
Family
ID=17202981
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8250110A Pending JPH1097799A (ja) | 1996-09-20 | 1996-09-20 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1097799A (ja) |
-
1996
- 1996-09-20 JP JP8250110A patent/JPH1097799A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990713 |