JPH1098097A - 半導体装置のフィールドシールド素子分離形成方法 - Google Patents
半導体装置のフィールドシールド素子分離形成方法Info
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- JPH1098097A JPH1098097A JP25344896A JP25344896A JPH1098097A JP H1098097 A JPH1098097 A JP H1098097A JP 25344896 A JP25344896 A JP 25344896A JP 25344896 A JP25344896 A JP 25344896A JP H1098097 A JPH1098097 A JP H1098097A
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Abstract
(57)【要約】
【課題】 素子分離領域幅の縮小化が可能であり、フィ
ールドシールド素子分離部の素子形成に対する悪影響も
除去することができ、しかも微細化に伴う素子分離耐圧
の低下を阻止することもできる半導体装置のフィールド
シールド素子分離形成方法を提供すること。 【解決手段】 シリコン基板３１の素子分離領域表面に
Ｖ字溝３３を形成し、このＶ字溝３３に埋め込んでフィ
ールドシールド電極３５を形成する。
ールドシールド素子分離部の素子形成に対する悪影響も
除去することができ、しかも微細化に伴う素子分離耐圧
の低下を阻止することもできる半導体装置のフィールド
シールド素子分離形成方法を提供すること。 【解決手段】 シリコン基板３１の素子分離領域表面に
Ｖ字溝３３を形成し、このＶ字溝３３に埋め込んでフィ
ールドシールド電極３５を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に係り、特にフィールドシールド素子分離の形成方法
に関する。
法に係り、特にフィールドシールド素子分離の形成方法
に関する。
【０００２】
【従来の技術】半導体装置における素子分離技術の１つ
としてフィールドシールド素子分離法が開発されてい
る。この素子分離法は、半導体基板の素子分離領域の上
に絶縁膜（フィールドシールドゲート絶縁膜）を介して
導電膜（フィールドシールド電極）を設け、この導電膜
の電位を固定することにより、前記素子分離領域におけ
る前記半導体基板の表面電位を固定して電気的分離を行
うという方法である。このフィールドシールド素子分離
の従来の形成方法は、特開平２−２１６８４８号公報に
開示されている。以下、この従来の形成方法を図６およ
び図７を参照して説明する。
としてフィールドシールド素子分離法が開発されてい
る。この素子分離法は、半導体基板の素子分離領域の上
に絶縁膜（フィールドシールドゲート絶縁膜）を介して
導電膜（フィールドシールド電極）を設け、この導電膜
の電位を固定することにより、前記素子分離領域におけ
る前記半導体基板の表面電位を固定して電気的分離を行
うという方法である。このフィールドシールド素子分離
の従来の形成方法は、特開平２−２１６８４８号公報に
開示されている。以下、この従来の形成方法を図６およ
び図７を参照して説明する。
【０００３】従来の方法では、まず図６（ａ）に示すよ
うに、半導体基板１１の表面にフィールドシールドゲー
ト酸化膜形成用の酸化シリコン膜１２を形成する。次
に、酸化シリコン膜１２上にフィールドシールド電極形
成用の導電膜（多結晶シリコン膜またはアモルファスシ
リコン膜）１３を形成する。次に、図６（ｂ）に示すよ
うに、公知のホトリソ技術によって、素子分離領域の導
電膜１３上にレジストパターン１４を形成する。そし
て、このレジストパターン１４をマスクとして導電膜１
３および酸化シリコン膜１２をドライエッチングでパタ
ーニングすることにより、図６（ｃ）に示すように、半
導体基板１１の素子分離領域上に、残存酸化シリコン膜
１２からなるフィールドシールドゲート酸化膜１２ａお
よび残存導電膜１３からなるフィールドシールド電極１
３ａを形成する。
うに、半導体基板１１の表面にフィールドシールドゲー
ト酸化膜形成用の酸化シリコン膜１２を形成する。次
に、酸化シリコン膜１２上にフィールドシールド電極形
成用の導電膜（多結晶シリコン膜またはアモルファスシ
リコン膜）１３を形成する。次に、図６（ｂ）に示すよ
うに、公知のホトリソ技術によって、素子分離領域の導
電膜１３上にレジストパターン１４を形成する。そし
て、このレジストパターン１４をマスクとして導電膜１
３および酸化シリコン膜１２をドライエッチングでパタ
ーニングすることにより、図６（ｃ）に示すように、半
導体基板１１の素子分離領域上に、残存酸化シリコン膜
１２からなるフィールドシールドゲート酸化膜１２ａお
よび残存導電膜１３からなるフィールドシールド電極１
３ａを形成する。
【０００４】次に、マスク材としてのレジストパターン
１４を除去した後、図６（ｃ）に示すように全面に酸化
シリコン膜１５を形成する。そして、この酸化シリコン
膜１５を異方性ドライエッチング技術にて全面エッチバ
ックすることにより、図７（ａ）に示すようにフィール
ドシールド電極１３ａの側壁に残存酸化シリコン膜１５
からなる側壁スペーサ１５ａを形成する。この側壁スペ
ーサ１５ａは、露出しているフィールドシールド電極１
３ａの側壁を、半導体基板１１の素子能動領域上に形成
される素子のゲート電極と分離、保護することを目的と
して形成される。
１４を除去した後、図６（ｃ）に示すように全面に酸化
シリコン膜１５を形成する。そして、この酸化シリコン
膜１５を異方性ドライエッチング技術にて全面エッチバ
ックすることにより、図７（ａ）に示すようにフィール
ドシールド電極１３ａの側壁に残存酸化シリコン膜１５
からなる側壁スペーサ１５ａを形成する。この側壁スペ
ーサ１５ａは、露出しているフィールドシールド電極１
３ａの側壁を、半導体基板１１の素子能動領域上に形成
される素子のゲート電極と分離、保護することを目的と
して形成される。
【０００５】以上でフィールドシールド素子分離部の形
成工程を終了する。次からは、半導体基板１１の素子能
動領域に素子を形成する工程となる。まず、露出してい
る半導体基板１１の素子能動領域表面とフィールドシー
ルド電極１３ａの表面に、図７（ｂ）に示すように、素
子のゲート酸化膜形成用の酸化膜１６を形成する。続い
て、半導体基板１１上の全面に素子のゲート電極形成用
の導電膜１７を形成する。さらに、この導電膜１７上
に、素子のゲート電極形成部分に対応してレジストパタ
ーン１８を形成する。そして、このレジストパターン１
８をマスクとして導電膜１７および酸化膜１６をパター
ニングすることにより、図７（ｃ）に示すように半導体
基板１１の素子能動領域中ゲート電極形成位置に残存酸
化膜１６からなる素子のゲート酸化膜１６ａと、残存導
電膜１７からなる素子のゲート電極１７ａを形成する。
その後は、イオン注入を行って、半導体基板１１の素子
能動領域中ゲート電極１７ａの両側の部分にソース／ド
レイン領域に相当する不純物拡散層１９を形成し、ゲー
ト電極１７ａの側壁には側壁スペーサ２０を形成する。
成工程を終了する。次からは、半導体基板１１の素子能
動領域に素子を形成する工程となる。まず、露出してい
る半導体基板１１の素子能動領域表面とフィールドシー
ルド電極１３ａの表面に、図７（ｂ）に示すように、素
子のゲート酸化膜形成用の酸化膜１６を形成する。続い
て、半導体基板１１上の全面に素子のゲート電極形成用
の導電膜１７を形成する。さらに、この導電膜１７上
に、素子のゲート電極形成部分に対応してレジストパタ
ーン１８を形成する。そして、このレジストパターン１
８をマスクとして導電膜１７および酸化膜１６をパター
ニングすることにより、図７（ｃ）に示すように半導体
基板１１の素子能動領域中ゲート電極形成位置に残存酸
化膜１６からなる素子のゲート酸化膜１６ａと、残存導
電膜１７からなる素子のゲート電極１７ａを形成する。
その後は、イオン注入を行って、半導体基板１１の素子
能動領域中ゲート電極１７ａの両側の部分にソース／ド
レイン領域に相当する不純物拡散層１９を形成し、ゲー
ト電極１７ａの側壁には側壁スペーサ２０を形成する。
【０００６】
【発明が解決しようとする課題】しかるに、上記のよう
な従来のフィールドシールド素子分離形成方法では、フ
ィールドシールド電極１３ａの側壁に側壁スペーサ１５
ａを設けることにより、この電極１３ａの側壁と素子の
ゲート電極１７ａとの分離絶縁を図っているが、図８に
示すように、側壁スペーサ１５ａの幅Ｌ１だけ、素子分
離領域の幅Ｂがフォトリソ技術によって決定される素子
分離領域幅より素子能動領域Ａに張り出すようになり、
この幅Ｌ１だけ素子分離領域幅が広がるという問題点が
あった。この問題点は、微細化プロセスにおいては大き
な弊害の一つになっていた。
な従来のフィールドシールド素子分離形成方法では、フ
ィールドシールド電極１３ａの側壁に側壁スペーサ１５
ａを設けることにより、この電極１３ａの側壁と素子の
ゲート電極１７ａとの分離絶縁を図っているが、図８に
示すように、側壁スペーサ１５ａの幅Ｌ１だけ、素子分
離領域の幅Ｂがフォトリソ技術によって決定される素子
分離領域幅より素子能動領域Ａに張り出すようになり、
この幅Ｌ１だけ素子分離領域幅が広がるという問題点が
あった。この問題点は、微細化プロセスにおいては大き
な弊害の一つになっていた。
【０００７】また、この素子分離領域幅Ｂを縮小化して
いくと、図９に示すように、素子分離領域の両側に設け
られた素子の不純物拡散層１９からの空乏領域Ｋ１，Ｋ
２が迫り出し、短絡寸前となる、もしくは短絡すること
により素子分離耐圧が低下するので、自ずと最少分離幅
に限界が生じていた。さらに、素子のゲート電極１７ａ
を形成するために図７（ｂ）で示すようにレジストパタ
ーン１８を形成する際、図１０で示すようにフィールド
シールド電極１３ａによる段差部からの反射光によりレ
ジストパターン１８にハレーションによる影響が生じて
いた。このハレーションの影響はゲート電極幅の不安定
を引き起すためにトランジスタ特性の劣化を引き起す問
題があった。
いくと、図９に示すように、素子分離領域の両側に設け
られた素子の不純物拡散層１９からの空乏領域Ｋ１，Ｋ
２が迫り出し、短絡寸前となる、もしくは短絡すること
により素子分離耐圧が低下するので、自ずと最少分離幅
に限界が生じていた。さらに、素子のゲート電極１７ａ
を形成するために図７（ｂ）で示すようにレジストパタ
ーン１８を形成する際、図１０で示すようにフィールド
シールド電極１３ａによる段差部からの反射光によりレ
ジストパターン１８にハレーションによる影響が生じて
いた。このハレーションの影響はゲート電極幅の不安定
を引き起すためにトランジスタ特性の劣化を引き起す問
題があった。
【０００８】
【課題を解決するための手段】本発明は上述の課題を解
決するために、半導体基板の素子分離領域表面にＶ字溝
を形成する工程と、前記Ｖ字溝の内壁にフィールドシー
ルドゲート絶縁膜を形成する工程と、前記フィールドシ
ールドゲート絶縁膜で内壁が覆われた前記Ｖ字溝に導電
膜を埋め込んでフィールドシールド電極を形成する工程
とを具備してなる半導体装置のフィールドシールド素子
分離形成方法とする。
決するために、半導体基板の素子分離領域表面にＶ字溝
を形成する工程と、前記Ｖ字溝の内壁にフィールドシー
ルドゲート絶縁膜を形成する工程と、前記フィールドシ
ールドゲート絶縁膜で内壁が覆われた前記Ｖ字溝に導電
膜を埋め込んでフィールドシールド電極を形成する工程
とを具備してなる半導体装置のフィールドシールド素子
分離形成方法とする。
【０００９】
【発明の実施の形態】次に添付図面を参照して本発明に
よる半導体装置のフィールドシールド素子分離形成方法
の実施の形態を詳細に説明する。図１および図２は本発
明の実施の形態を工程順に示す断面図である。本発明の
実施の形態では、まず図１（ａ）に示すように、シリコ
ン基板３１の表面に素子分離領域を除いてレジストパタ
ーン３２を形成する。次に、レジストパターン３２をマ
スクとしてシリコン基板３１をドライエッチング技術で
エッチングすることにより、シリコン基板３１の素子分
離領域表面に上部径が０．３〜２．０μｍφ、深さが
０．５〜２．０μｍのＶ字溝３３を形成する。ここで、
Ｖ字溝３３の深さは、使用するデバイスの深さ方向の空
乏領域の延び以上に設定するのが好ましい。空乏領域の
延びは、プロセスのイオン注入条件、熱処理条件、使用
電圧等の諸条件からシュミレーションが可能であり、計
算結果を基に決定する。次に、レジストパターン３２を
マスクとしてイオン注入を行うことにより、Ｖ字溝３３
の内壁部に低抵抗化のために不純物をドープする。
よる半導体装置のフィールドシールド素子分離形成方法
の実施の形態を詳細に説明する。図１および図２は本発
明の実施の形態を工程順に示す断面図である。本発明の
実施の形態では、まず図１（ａ）に示すように、シリコ
ン基板３１の表面に素子分離領域を除いてレジストパタ
ーン３２を形成する。次に、レジストパターン３２をマ
スクとしてシリコン基板３１をドライエッチング技術で
エッチングすることにより、シリコン基板３１の素子分
離領域表面に上部径が０．３〜２．０μｍφ、深さが
０．５〜２．０μｍのＶ字溝３３を形成する。ここで、
Ｖ字溝３３の深さは、使用するデバイスの深さ方向の空
乏領域の延び以上に設定するのが好ましい。空乏領域の
延びは、プロセスのイオン注入条件、熱処理条件、使用
電圧等の諸条件からシュミレーションが可能であり、計
算結果を基に決定する。次に、レジストパターン３２を
マスクとしてイオン注入を行うことにより、Ｖ字溝３３
の内壁部に低抵抗化のために不純物をドープする。
【００１０】次に、レジストパターン３２を硫酸／過酸
化水素水の混合薬液にて剥離、除去した後、９００℃Ｎ
2 ／Ｏ2 雰囲気にてドライ酸化を施すことにより、図１
（ｂ）に示すように、Ｖ字溝３３の内壁とシリコン基板
３１の表面に３００〜７００Å厚のフィールドシールド
ゲート酸化膜３４を形成する。次に、図１（ｃ）に示す
ようにポリシリコン膜をＶ字溝３３に埋め込み、フィー
ルドシールド電極３５をシリコン基板３１中に埋設する
形で形成する。ここで、フィールドシールド電極３５を
形成する手法の一例としては、ポリシリコン膜を低圧気
相成長法にてＶ字溝３３の深さ以上の膜厚にて形成した
後、レジスト膜をスピンコート法にて塗布して表面を平
坦化し、その後シリコン基板３１表面のフィールドシー
ルドゲート酸化膜３４が露出するまでレジスト膜とポリ
シリコン膜をエッチバックしてポリシリコン膜をＶ字溝
３３内にのみ残すようにする。次に、シリコン基板３１
表面のフィールドシールドゲート酸化膜３４を弗酸系薬
液によるウエット処理で図２（ａ）に示すように除去す
ることにより、シリコン基板３１の表面（シリコン基板
３１の素子能動領域表面）を露出させる。
化水素水の混合薬液にて剥離、除去した後、９００℃Ｎ
2 ／Ｏ2 雰囲気にてドライ酸化を施すことにより、図１
（ｂ）に示すように、Ｖ字溝３３の内壁とシリコン基板
３１の表面に３００〜７００Å厚のフィールドシールド
ゲート酸化膜３４を形成する。次に、図１（ｃ）に示す
ようにポリシリコン膜をＶ字溝３３に埋め込み、フィー
ルドシールド電極３５をシリコン基板３１中に埋設する
形で形成する。ここで、フィールドシールド電極３５を
形成する手法の一例としては、ポリシリコン膜を低圧気
相成長法にてＶ字溝３３の深さ以上の膜厚にて形成した
後、レジスト膜をスピンコート法にて塗布して表面を平
坦化し、その後シリコン基板３１表面のフィールドシー
ルドゲート酸化膜３４が露出するまでレジスト膜とポリ
シリコン膜をエッチバックしてポリシリコン膜をＶ字溝
３３内にのみ残すようにする。次に、シリコン基板３１
表面のフィールドシールドゲート酸化膜３４を弗酸系薬
液によるウエット処理で図２（ａ）に示すように除去す
ることにより、シリコン基板３１の表面（シリコン基板
３１の素子能動領域表面）を露出させる。
【００１１】以上でフィールドシールド素子分離部の形
成工程を終了する。次からは、シリコン基板３１の素子
能動領域に素子を形成する工程となる。まず、図２
（ｂ）に示すように、Ｎ2 ／Ｏ2 ガスによるドライ酸化
法、塩酸ガスによる塩酸酸化法、もしくは水素と酸素を
反応させて水を生成、燃焼することによるパイロジェニ
ック法の何れかにて、厚み１００〜３００Åのゲート酸
化膜３６をシリコン基板３１の素子能動領域表面に形成
する。このとき、素子分離領域のフィールドシールド電
極（ポリシリコン膜）３５の表面も酸化されて、その表
面部にもゲート酸化膜３６が形成される。その際、ポリ
シリコン膜の酸化速度がシリコン基板に対して１．５倍
から１．７倍程度の酸化速度を有するため、フィールド
シールド電極３５上にはシリコン基板３１の素子能動領
域上に比べて厚いゲート酸化膜３６が形成される。これ
により、フィールドシールド電極３５部分の絶縁は充分
なものとなる。しかる後は導電層の形成とパターニング
を行って、図２（ｃ）に示すようにシリコン基板３１の
素子能動領域ゲート電極形成位置にゲート電極３７を形
成する。さらに、イオン注入を行って、ゲート電極３７
両側の素子能動領域部分にソース／ドレインとしての不
純物拡散層３８を形成する。さらに、ゲート電極３７の
側壁の側壁スペーサ３９を形成する。
成工程を終了する。次からは、シリコン基板３１の素子
能動領域に素子を形成する工程となる。まず、図２
（ｂ）に示すように、Ｎ2 ／Ｏ2 ガスによるドライ酸化
法、塩酸ガスによる塩酸酸化法、もしくは水素と酸素を
反応させて水を生成、燃焼することによるパイロジェニ
ック法の何れかにて、厚み１００〜３００Åのゲート酸
化膜３６をシリコン基板３１の素子能動領域表面に形成
する。このとき、素子分離領域のフィールドシールド電
極（ポリシリコン膜）３５の表面も酸化されて、その表
面部にもゲート酸化膜３６が形成される。その際、ポリ
シリコン膜の酸化速度がシリコン基板に対して１．５倍
から１．７倍程度の酸化速度を有するため、フィールド
シールド電極３５上にはシリコン基板３１の素子能動領
域上に比べて厚いゲート酸化膜３６が形成される。これ
により、フィールドシールド電極３５部分の絶縁は充分
なものとなる。しかる後は導電層の形成とパターニング
を行って、図２（ｃ）に示すようにシリコン基板３１の
素子能動領域ゲート電極形成位置にゲート電極３７を形
成する。さらに、イオン注入を行って、ゲート電極３７
両側の素子能動領域部分にソース／ドレインとしての不
純物拡散層３８を形成する。さらに、ゲート電極３７の
側壁の側壁スペーサ３９を形成する。
【００１２】以上のような方法によれば、図３に示すよ
うに、フィールドシールド電極３５がシリコン基板３１
に埋め込まれて形成され、フィールドシールド電極部が
シリコン基板３１上に突出した構造とならない。したが
って、従来形成していたフィールドシールド電極の側壁
スペーサを除去してこの側壁スペーサの素子能動領域Ａ
への張り出しを除去でき、素子分離領域幅Ｂを狭くする
ことができる。また、表面が平坦となって、従来のよう
にフィールドシールド電極による段差部からのハレーシ
ョンが生じることがないので、フィールドシールド素子
分離部の素子形成に対する悪影響、すなわち、ゲート電
極幅が不安定になってトランジスタ特性の劣化を引き起
す問題もなくなる。さらに、シリコン基板３１のＶ字溝
３３中にフィールドシールド電極３５が埋め込まれる
と、電気的分離のみならず物理的分離機能をＶ字溝３３
が果たすために、微細化によっても、図３に示すよう
に、空乏領域Ｋ１，Ｋ２が短絡寸前となる或いは短絡す
ることを防止でき、素子分離耐圧の低下を阻止すること
が可能となる。
うに、フィールドシールド電極３５がシリコン基板３１
に埋め込まれて形成され、フィールドシールド電極部が
シリコン基板３１上に突出した構造とならない。したが
って、従来形成していたフィールドシールド電極の側壁
スペーサを除去してこの側壁スペーサの素子能動領域Ａ
への張り出しを除去でき、素子分離領域幅Ｂを狭くする
ことができる。また、表面が平坦となって、従来のよう
にフィールドシールド電極による段差部からのハレーシ
ョンが生じることがないので、フィールドシールド素子
分離部の素子形成に対する悪影響、すなわち、ゲート電
極幅が不安定になってトランジスタ特性の劣化を引き起
す問題もなくなる。さらに、シリコン基板３１のＶ字溝
３３中にフィールドシールド電極３５が埋め込まれる
と、電気的分離のみならず物理的分離機能をＶ字溝３３
が果たすために、微細化によっても、図３に示すよう
に、空乏領域Ｋ１，Ｋ２が短絡寸前となる或いは短絡す
ることを防止でき、素子分離耐圧の低下を阻止すること
が可能となる。
【００１３】なお、本発明では、フィールドシールド電
極３５を埋め込む溝をＶ字溝としたが、これによりフィ
ールドシールド電極３５を良好に埋め込み形成すること
ができるとともに、溝近辺の基板部に結晶欠陥が発生す
ることを防止できる。この点を詳述すると、図４は、本
発明でのＶ字溝ではなく、Ｕ字溝又は垂直にエッチング
された溝４１に電極形成用のポリシリコン膜４２を埋設
した状態を示す。Ｕ字溝又は垂直にエッチングされた溝
４１では、溝幅が微細化技術の向上によって１μｍ未満
に狭くなっていくと、ポリシリコン膜４２を埋設する過
程で、溝４１のほぼ中央に空乏４３が生じてしまいフィ
ールドシールド電極形成に不適切となる。さらに、溝の
角部の基板部分にはストレスによる結晶欠陥４４が生じ
やすくなる。
極３５を埋め込む溝をＶ字溝としたが、これによりフィ
ールドシールド電極３５を良好に埋め込み形成すること
ができるとともに、溝近辺の基板部に結晶欠陥が発生す
ることを防止できる。この点を詳述すると、図４は、本
発明でのＶ字溝ではなく、Ｕ字溝又は垂直にエッチング
された溝４１に電極形成用のポリシリコン膜４２を埋設
した状態を示す。Ｕ字溝又は垂直にエッチングされた溝
４１では、溝幅が微細化技術の向上によって１μｍ未満
に狭くなっていくと、ポリシリコン膜４２を埋設する過
程で、溝４１のほぼ中央に空乏４３が生じてしまいフィ
ールドシールド電極形成に不適切となる。さらに、溝の
角部の基板部分にはストレスによる結晶欠陥４４が生じ
やすくなる。
【００１４】これに対して、図５で示すように、本発明
でのＶ字溝３３にポリシリコン膜４２を埋設した場合
は、Ｖ字溝のＶ字形状によってＶ字溝上部中心に若干の
窪みはできるものの内部に空乏が生じることはなく、溝
をポリシリコン膜４２で完全に埋めることができる。さ
らに、溝の角部の角度θが９０°未満になっていくとス
トレスが緩和されていくので、Ｖ字溝の場合は基板３１
に結晶欠陥が生じにくくなる。なお、Ｖ字溝３３の基板
３１表面に対する内壁の角度θは３０°〜６０°の範囲
が良く、４５°が最も良い。Ｖ字溝３３の内壁の角度θ
が６０°を超えると、ポリシリコン膜４２を埋設する過
程でポリシリコン膜４２の中に空乏が生じてしまいフィ
ールドシールド電極形成に不適切となり、ストレスによ
る結晶欠陥も生じやすくなる。一方、Ｖ字溝３３の内壁
の角度θが３０°未満であると、充分な深さにＶ字溝３
３を形成するためにはＶ字溝３３の上部の幅が２μｍを
超えてしまうので微細化に逆行し不適切である。これら
から、Ｖ字溝３３の内壁の角度θは３０°〜６０°が良
い。
でのＶ字溝３３にポリシリコン膜４２を埋設した場合
は、Ｖ字溝のＶ字形状によってＶ字溝上部中心に若干の
窪みはできるものの内部に空乏が生じることはなく、溝
をポリシリコン膜４２で完全に埋めることができる。さ
らに、溝の角部の角度θが９０°未満になっていくとス
トレスが緩和されていくので、Ｖ字溝の場合は基板３１
に結晶欠陥が生じにくくなる。なお、Ｖ字溝３３の基板
３１表面に対する内壁の角度θは３０°〜６０°の範囲
が良く、４５°が最も良い。Ｖ字溝３３の内壁の角度θ
が６０°を超えると、ポリシリコン膜４２を埋設する過
程でポリシリコン膜４２の中に空乏が生じてしまいフィ
ールドシールド電極形成に不適切となり、ストレスによ
る結晶欠陥も生じやすくなる。一方、Ｖ字溝３３の内壁
の角度θが３０°未満であると、充分な深さにＶ字溝３
３を形成するためにはＶ字溝３３の上部の幅が２μｍを
超えてしまうので微細化に逆行し不適切である。これら
から、Ｖ字溝３３の内壁の角度θは３０°〜６０°が良
い。
【００１５】
【発明の効果】このように本発明の半導体装置のフィー
ルドシールド素子分離形成方法によれば、フィールドシ
ールド電極を半導体基板内に埋め込んで形成したから、
素子分離領域幅の縮小化が可能になり、かつフィールド
シールド素子分離部が素子形成に悪影響を与えることを
除去でき、しかも微細化に伴う素子分離耐圧の低下を阻
止することが可能となり、高信頼性の高密度の半導体装
置を製造することができる。しかも、埋め込み用の溝を
Ｖ字溝として、その内壁角度を３０°〜６０°にするこ
とにより、ポリシリコン膜の埋め込みや、結晶欠陥の点
からより高信頼性の半導体装置を製造できる。
ルドシールド素子分離形成方法によれば、フィールドシ
ールド電極を半導体基板内に埋め込んで形成したから、
素子分離領域幅の縮小化が可能になり、かつフィールド
シールド素子分離部が素子形成に悪影響を与えることを
除去でき、しかも微細化に伴う素子分離耐圧の低下を阻
止することが可能となり、高信頼性の高密度の半導体装
置を製造することができる。しかも、埋め込み用の溝を
Ｖ字溝として、その内壁角度を３０°〜６０°にするこ
とにより、ポリシリコン膜の埋め込みや、結晶欠陥の点
からより高信頼性の半導体装置を製造できる。
【図１】本発明による半導体装置のフィールドシールド
素子分離形成方法の実施の形態を工程順に示す断面図。
素子分離形成方法の実施の形態を工程順に示す断面図。
【図２】同実施の形態を示し、図１に続く工程を示す断
面図。
面図。
【図３】本発明の実施の形態で得られた半導体装置の要
部を示す断面図。
部を示す断面図。
【図４】Ｕ字溝又は垂直にエッチングされた溝にポリシ
リコン膜を埋設した様子を示す断面図。
リコン膜を埋設した様子を示す断面図。
【図５】Ｖ字溝にポリシリコン膜を埋設した様子を示す
断面図。
断面図。
【図６】従来の形成方法を工程順に示す断面図。
【図７】同従来の形成方法を示し、図６に続く工程を示
す断面図。
す断面図。
【図８】従来の形成方法の問題点を説明するための断面
図。
図。
【図９】同従来の形成方法の問題点を説明するための断
面図。
面図。
【図１０】同従来の形成方法の問題点を説明するための
断面図。
断面図。
３１ シリコン基板 ３３ Ｖ字溝 ３４ フィールドシールドゲート酸化膜 ３５ フィールドシールド電極
Claims (2)
- 【請求項１】 半導体基板の素子分離領域表面にＶ字溝
を形成する工程と、 前記Ｖ字溝の内壁にフィールドシールドゲート絶縁膜を
形成する工程と、 前記フィールドシールドゲート絶縁膜で内壁が覆われた
前記Ｖ字溝に導電膜を埋め込んでフィールドシールド電
極を形成する工程とを具備してなる半導体装置のフィー
ルドシールド素子分離形成方法。 - 【請求項２】 請求項１記載の半導体装置のフィールド
シールド素子分離形成方法において、前記Ｖ字溝の内壁
は、前記半導体基板の表面に対して３０°〜６０°の角
度であることを特徴とする半導体装置のフィールドシー
ルド素子分離形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25344896A JPH1098097A (ja) | 1996-09-25 | 1996-09-25 | 半導体装置のフィールドシールド素子分離形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25344896A JPH1098097A (ja) | 1996-09-25 | 1996-09-25 | 半導体装置のフィールドシールド素子分離形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1098097A true JPH1098097A (ja) | 1998-04-14 |
Family
ID=17251547
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25344896A Pending JPH1098097A (ja) | 1996-09-25 | 1996-09-25 | 半導体装置のフィールドシールド素子分離形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1098097A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19929684B4 (de) * | 1998-06-29 | 2009-12-31 | Samsung Electronics Co., Ltd., Suwon | Verfahren für die Ausbildung eines von einem Schmalkanaleffekt freien Transistors durch Verwendung einer in die Flachgrabenisolation eingebetteten, leitenden Abschirmung |
| CN108848660A (zh) * | 2018-07-16 | 2018-11-20 | 苏州维业达触控科技有限公司 | 一种电磁屏蔽膜及其制作方法 |
-
1996
- 1996-09-25 JP JP25344896A patent/JPH1098097A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19929684B4 (de) * | 1998-06-29 | 2009-12-31 | Samsung Electronics Co., Ltd., Suwon | Verfahren für die Ausbildung eines von einem Schmalkanaleffekt freien Transistors durch Verwendung einer in die Flachgrabenisolation eingebetteten, leitenden Abschirmung |
| CN108848660A (zh) * | 2018-07-16 | 2018-11-20 | 苏州维业达触控科技有限公司 | 一种电磁屏蔽膜及其制作方法 |
| CN108848660B (zh) * | 2018-07-16 | 2024-04-30 | 苏州维业达科技有限公司 | 一种电磁屏蔽膜及其制作方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Effective date: 20041111 Free format text: JAPANESE INTERMEDIATE CODE: A971007 |
|
| A131 | Notification of reasons for refusal |
Effective date: 20041124 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050329 |