JPH11168053A - 電子線露光方法及び半導体ウエハ - Google Patents

電子線露光方法及び半導体ウエハ

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JPH11168053A
JPH11168053A JP9334588A JP33458897A JPH11168053A JP H11168053 A JPH11168053 A JP H11168053A JP 9334588 A JP9334588 A JP 9334588A JP 33458897 A JP33458897 A JP 33458897A JP H11168053 A JPH11168053 A JP H11168053A
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Abstract

(57)【要約】 【課題】コストや在庫管理上の問題点を生じることなく
ターンアラウンド時間を短縮でき、多種多様のチップサ
イズに適応できる電子線露光方法を提供する。 【解決手段】半導体ウエハ１１上にアライメントマーク
１３を配置する際に、半導体ウエハ１１上に設定される
チップ領域１２のサイズや配置等によらずにチップ領域
１２の外部となる位置、例えば半導体ウエハ１１の周縁
部に、アライメントマーク１３を形成する。このような
半導体ウエハ１１を予め作りだめしておき、設計データ
に応じて、電子線露光を行う。電子線露光に際しては、
グローバルアライメントで位置合わせを行う。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体ウエハに対
して所望のパターンを描画する電子線露光方法と、この
電子線露光方法で用いられる半導体ウエハに関する。
【０００２】
【従来の技術】近年、半導体ウエハ上に所望の回路を形
成するためにパターニングを行う技術として、電子線露
光技術が注目を浴びるようになってきている。電子線露
光によれば、形成すべき回路パターンに対応するレチク
ルやマスクを使用することなく、ＣＡＤ(computer aide
d design)システムから出力される設計データに基づい
てパターンを直接描画（いわゆるＥＢ直描）することが
できる。電子線露光は、このような利点から、ＡＳＩＣ
（特定用途向け集積回路：application specificintegr
ated circuit）やカスタムＩＣ（集積回路）など、多品
種少量生産であって短い納期が要求される半導体装置に
適した製造プロセスとなっている。
【０００３】ところで、半導体装置の製造プロセスは、
拡散、酸化、イオン注入、電極・配線層形成、層間絶縁
膜形成、コンタクトホール開口などの複数の工程から構
成されており、各工程間での位置決め制御には非常に高
いものが要求される。そのため、半導体ウエハ上にアラ
イメントマークを形成し、このアライメントマークを基
準として工程間での位置決め（アライメント）を行うよ
うにしている。従来のフォトリソグラフィによるプロセ
スの場合、１回目の露光工程となる素子分離層の露光時
に、次工程用のアライメントマークをウエハ上の各チッ
プの領域に配置している。ステップ・アンド・リピート
型の露光を行う場合であれば、１ショットの領域の範囲
内で上述したような高い位置決め精度が確保されていれ
ばよいから、１回目の露光で形成する素子分離層自体は
ステッパ単独での（アライメントマークを使用しない）
位置決め精度程度の精度で形成することができ、したが
って、フォトリソグラフィを用いる場合には、アライメ
ントマークを設けるためだけの工程を必要としない。
【０００４】しかしながら電子線露光の場合、アライメ
ントマークからの反射電子を検出してアライメントを行
うことになるが、フォトリソグラフィで使用されている
ようなＬＯＣＯＳ(local oxidation of silicon)膜から
なり素子分離層と同時に形成されるアライメントマーク
では、段差が低すぎるとともに材質的に反射電子を出し
にくいので、そのようなアライメントマークからの反射
電子像を検出してアライメントを行うことができない。
このため、ＬＯＣＯＳ膜によるアライメントマークを用
いたのでは、ウェル形成のためのイオン注入やゲート電
極を素子分離層に目合わせして行うことができなくな
る。したがって、電子線露光を前提とする場合、素子分
離層を形成する工程の前に、電子線露光用のアライメン
トマークを設ける工程が必要となり、素子分離層形成や
その後のイオン注入、ゲート電極形成は、そのアライメ
ントマークに目合わせして行う必要がある。
【０００５】１枚の半導体ウエハから複数個のチップ
（ダイ）が切り出されるとして、従来、電子線描画用の
アライメントマークは、ステッパを用いるフォトリソグ
ラフィの場合からの類推から、各チップの領域ごとに、
そのチップ領域（半導体ウェハ上に半導体装置を形成
後、ダイシング等により１個１個のチップに切り離した
際に、切り離した後のチップ内に含まれることとなる領
域）内に形成している。図７は、このようにアライメン
トマークを配置した半導体ウエハを示している。例えば
シリコン単結晶で構成された半導体基板９１の表面に
は、略矩形の複数のチップ領域９２（図示、破線で表さ
れた領域）が配列するとともに、各チップ領域９２内に
は十字型の電子線直描露光用のアライメントマーク９３
がそれぞれ形成されている。アライメントマーク９３
は、製造すべき半導体装置（デバイス）のチップサイズ
や半導体ウエハ上でのチップ領域９２の配列に合わせ
て、各チップ領域９２内の同一の位置に設けられるよう
にしている。このようなアライメントマーク９３は、例
えば、チップサイズに合わせてレチクルを作成し、ステ
ッパを用いたステップ・アンド・リピートの光露光によ
るフォトリソグラフィ工程を経て形成される。なお、隣
接するチップ領域９２間には直線状の細長い隙間となる
領域が形成されているが、これは、ダイシングなどによ
ってチップを切り出す際の削りしろ（ダイシング領域、
スクライブ線）となる部分である。
【０００６】電子線露光でのアライメント方法として
は、チップ（ダイ）の領域ごとにアライメントを行うダ
イ・バイ・ダイアライメントと、ウエハの全面を一括し
て扱うグローバルアライメントとがある。特開平８−１
８１０６６号公報などに開示されるＥＧＡ（エンハンス
メント・グローバルアライメント）法も、グローバルア
ライメントの一類型として分類される。アライメントマ
ーク９３の形成後、グローバルアライメントを用い、直
描型の電子線露光を行う場合には、半導体ウエハ９１上
の複数個のアライメントマーク９３の位置を検出し、検
出結果に基づいてチップ配列のシフト、ゲイン、回転等
を補正し、その後、露光を行うようにしている。
【０００７】
【発明が解決しようとする課題】上述した従来の電子線
露光方法では、半導体製造プロセスでの実質的な工程と
して最初に行われる素子分離層の形成工程の前に、各チ
ップ領域ごとに電子線露光用のアライメントマークを形
成する工程が必要となる。ところで、ＡＳＩＣやカスタ
ムＩＣなどの場合、チップサイズやチップ領域の配置は
品種によってさまざまであり、また、実際にＣＡＤシス
テムなどで設計を行ってみなければチップサイズが確定
しないことも多い。従来の電子線露光方法によれば、チ
ップサイズや配置が決まらなければアライメントマーク
を形成することができす、このため、ＣＡＤなどによる
設計終了後にアライメントマークの形成工程を実施する
こととなって、製造すべき半導体装置のターンアラウン
ド時間（ＴＡＴ）が長くなるという問題点が生じる。特
に、チップサイズに応じたレチクルを作成してアライメ
ントマークを形成するものとした場合には、ターンアラ
ウンド時間が著しく長くなることになる。
【０００８】回路パターンに応じたマスクやレチクルを
使用しないことを前提とする電子線露光方法では、ロッ
トの個数などによっては、１枚の半導体ウエハ上にチッ
プサイズの異なる複数種類のチップを配置する場合も考
えられるが、上述した従来の電子線露光方法では、この
ような場合に対応することが難しい。
【０００９】予めチップサイズを想定し、想定されたチ
ップサイズに応じて予めアライメントマークを形成した
半導体ウエハを用意することによってターンアラウンド
時間を短縮することも考えられるが、この場合には、チ
ップサイズの違いに応じて非常に多くの種類の半導体ウ
エハを用意することとなり、コストや在庫管理の点で問
題を生じ、また、チップサイズは適合してもチップ領域
内でのアライメントマークの位置によっては回路パター
ンの設計上の制約となることがあるという問題も生じ
る。
【００１０】本発明の目的は、コストや在庫管理上の問
題点を生じることなくターンアラウンド時間を短縮でき
るとともに、多種多様のチップサイズに適応できる電子
線露光方法と、この電子線露光方法で用いられる半導体
ウエハとを提供することにある。
【００１１】
【課題を解決するための手段】本発明の電子線露光方法
は、半導体ウエハに対して電子線露光を行い半導体ウエ
ハ上に複数のチップ領域を形成する電子線露光方法であ
って、半導体ウエハにおいてチップ領域の寸法及び配置
に関わらずチップ領域の外部となる部分領域に、電子線
露光用のアライメントマークを形成し、その後、アライ
メントマークを用いてグローバルアライメントを行い、
電子線露光を行う。
【００１２】本発明の半導体ウエハは、電子線露光によ
り複数のチップ領域が形成されることとなる半導体ウエ
ハにおいて、形成すべきチップ領域の寸法及び配置に関
わらずチップ領域の外部となる部分領域に、電子線露光
用のアライメントマークが形成されていることを特徴と
する。
【００１３】本発明では、半導体ウエハ上にアライメン
トマークを形成する際に、電子線露光ではグローバルア
ライメントによって位置合わせを行うことを前提とし
て、半導体ウエハの周縁部など、チップサイズやチップ
領域の配置によらずにチップ領域とならない部分にアラ
イメントマークを配置することにより、各種のチップサ
イズやチップ領域配置に対応できるようにしている。ア
ライメントマークの形成位置は、チップが形成されない
領域であるとともに、その後の工程で一様に成膜され、
あるいは一様にエッチング処理にさらされる領域である
ことが好ましく、例えば、半導体ウエハの周縁部ではあ
るが半導体ウエハの縁から５ｍｍ程度以上内側の位置
や、チップサイズによらずダイシング領域となる位置と
する。
【００１４】オリエンテーションフラットがないものと
すると半導体ウエハはほぼ真円で表すことができ、この
真円の中心点の近傍にウエハの中心点がある。半導体ウ
エハからチップを切り出す際にはダイシングソーなどが
使用されるため、各ダイシング領域（スクライブ線）は
半導体ウエハを横切る直線となり、これにより、半導体
ウエハ上にチップ領域を配置する場合には、一般に、田
の字型を２次元方向に繰り返した対称的な配置とするこ
とになる。ウエハの中心点とは、複数のチップ領域をこ
のように格子状に対称的にウエハ上に配置する際に、こ
のような対称配置の中心となる点のことである。ウエハ
の中心点は、チップサイズ等によらず一般にはダイシン
グ領域に含まれるので、ウエハの中心点にもアライメン
トマークを設けるようにしてもよい。
【００１５】また、ウエハの中心点は、多くの場合、オ
リエンテーションフラットに平行及び垂直な２本のダイ
シング領域の交点となるので、ウエハの中心点を通過す
るこれら２本のダイシング領域内にアライメントマーク
を設けるようにしてもよい。
【００１６】アライメントマークとしては、半導体ウエ
ハの材料を使用し、半導体ウエハ自体に段差を設けて形
成したマークや、電子線照射時に反射電子を多く放出す
る重金属からなるマークを用いることができる。
【００１７】アライメントマークの個数について検討す
ると、１直線上にはない３個のアライメントマークを用
いれば、数学的に平面が決まることにより、最低限のグ
ローバルアライメントを行うことができる。しかしなが
ら、より高次の補正を行ったり、よりアライメントの精
度を高めるためには、４個以上のアライメントマークを
設けることが重要である。その際、アライメントマーク
によって囲まれる多角形の面積が大きい方がアライメン
トの精度が向上するから、半導体ウエハの周縁部に６点
以上、例えば８〜９点程度は設けるようにするとよい。
また、半導体ウエハ内での局所的なひずみなどを補正す
るために、上述したように半導体ウエハの中央部（上述
のウエハの中心点やこの中心点に接続するダイシング領
域内）にもアライメントマークを配置することが好まし
い。
【００１８】さらに、電子線露光におけるアライメント
は反射電子の強度を検出することによって行われるた
め、ある工程でのアライメントにあるアライメントマー
クを使用すると、そのアライメントマークの形状が崩
れ、次工程でのアライメントに使用した場合に位置合わ
せ精度が低下するおそれがある。また、アライメントマ
ークへのレジストの付着などが位置合わせ精度の低下の
原因となることもある。そこで、各アライメントマーク
は１工程での位置合わせのみに使用するいわば使い捨て
のものとし、アライメントが必要な工程数に見合うだけ
のアライメントマークを一群のものとして配置すること
ができる、この場合、これらの群を半導体ウエハの周縁
部に最低３群、好ましくは４群以上、例えば、６群以上
配置するようにすることが好ましい。なお、ゲート電極
や配線層などが形成されれば、これらを用いてアライメ
ントを行うことができるので、ゲート電極のパターニン
グ工程までの各工程でのアライメントに、上述したアラ
イメントマークを使用すればよい。したがって、複数個
のアライメントマークを一群として配置する場合には、
各群のアライメントマークの個数は、ゲート電極のパタ
ーニング工程までの工程数に応じて定めればよい。
【００１９】
【発明の実施の形態】次に、本発明の好ましい実施の形
態について、図面を参照して説明する。図１は本発明の
実施の一形態の電子線露光方法で使用される半導体ウエ
ハを示す平面図である。
【００２０】この半導体ウエハ１１は、シリコンからな
り、略矩形のチップ領域１２を複数個（好ましくは４の
倍数個）配置することを前提としたものである。図示し
た例では、同じ形状の５２個のチップ領域１２が、格子
状に、上から、４個の列が１列、６個の列が１列、８個
の列が４列、６個の列が１列、４個の列が１列であるよ
うに配置されるものとしている。したがって、中央の４
個のチップ領域で囲まれたちょうど中央の位置がウエハ
の中心点Ｏとなる。このウエハの中心点Ｏはダイシング
領域内にあるとともに、チップサイズ等によらずにチッ
プ領域１２の対称配置の中心となっている。
【００２１】十字型のアライメントマーク１３が、ウエ
ハの中心点Ｏに１個と、半導体ウエハ１１の周縁部であ
って半導体ウエハ１１の縁から所定の距離（例えば５ｍ
ｍ強）である位置にほぼ等間隔に１１個との合計１２個
設けられている。上述したようにウエハの中心点Ｏが設
定されていることにより、チップ領域１２の大きさを一
律に変化させたり、半導体ウエハ１１上に設けられるチ
ップ領域１２の個数を変化させたとしても、同寸のチッ
プ領域を格子状に配置する限り、ウエハの中心点Ｏは常
にチップの配置の中心点であって、ダイシング領域に位
置することになる。したがって、ウエハの中心点Ｏに位
置するアライメントマーク１３は、チップサイズやチッ
プ領域１２の個数によらずに常にチップ領域の外にある
ことになる。
【００２２】ところで、半導体ウエハ１１の最外周部
は、プロセスにおけるウエハの搬送や保持などのために
留保される領域であって、そこには、通常、成膜等は行
われない。この領域の幅は半導体ウエハ１１の縁から例
えば５ｍｍ程度である。本実施の形態において、半導体
ウエハ１１の周縁部に設けられるアライメントマーク１
３は、ウエハ最外周の搬送や保持のための領域からごく
わずか内側の領域であって、一様に成膜やエッチング処
理を受けるとともに、チップサイズによらずチップ領域
の外側となる位置に設けられている。
【００２３】アライメントマーク１３は、例えば、フォ
トリソグラフィ工程や電子線リソグラフィ工程によって
形成されている。フォトリソグラフィ工程を用いる場合
であれば、アライメントマーク１３のみに対応するパタ
ーンが形成されたレチクルを用い、ステッパのショット
マップ機能を用いればよい。当然のことながらこのレチ
クルは製造すべきＡＳＩＣやカスタムＩＣの品種とは無
関係のものであり、１個のレチクルを汎用のものとして
使用することができる。
【００２４】次に、アライメントマーク１３の形状につ
いて説明する。アライメントマーク１３としては、シリ
コンなど半導体デバイスを形成する材料を用い、段差が
概ね０.３μｍ以上あるものを使用する。本発明におい
ては、重金属によるアライメントマークを用いることも
可能であって、その場合には段差は０.３μｍに満たな
いようなものであってもよい。アライメントマーク１３
の平面形状は、半導体ウエハ１１のＸ軸、Ｙ軸にそれぞ
れ平行な１つ以上の辺を有するものとする。Ｘ軸、Ｙ軸
方向への大きさは、例えば３０〜５０μｍ程度とする。
図２(a)〜(d)は、そのような形状の例を示している。図
において斜線部は、周囲に比べて凸あるいは凹となる部
分を示している。図２(a)は最も一般的な十字型のアラ
イメントマークを示し、図２(b)は井桁型のもの、図２
(c)は正方形型のもの、図２(d)はロの字型のものを示し
ている。
【００２５】シリコンからなる半導体ウエハ１１自体に
シリコンによる段差を設ける場合、このアライメントマ
ーク１３を形成する工程が半導体ウエハ１１に対する最
初の工程となるため、図示実線で示す四角形と図示斜線
部との間の領域が凹部となり、図示斜線部が半導体ウエ
ハ１１の他の領域と同じ高さとなるように、ポジ型のレ
ジストを用いてその凹部がエッチング除去されるように
すればよい。
【００２６】次に、本実施形態の電子線露光方法による
半導体装置の製造工程について説明する。
【００２７】まず、図１に示すように、半導体ウエハ１
１上にアライメントマーク１３を形成する。このアライ
メントマーク１３は、上述したように、ウエハから切り
出されるチップの数やチップサイズによらずチップ領域
１２とはならない領域にのみ形成されるから、アライメ
ントマーク１３を形成する段階では、チップサイズ、チ
ップ領域１２の配置は確定していなくてよい。その後、
ＣＡＤシステムを用いてチップ領域１２内の回路パター
ンやチップサイズ、半導体ウエハ１１におけるチップ領
域１２の配置を確定する。半導体ウエハ１１上に形成す
べきチップ領域１２等が確定したら、次に、電子線露光
により、半導体ウエハ１１上に対してパターニングを行
う。その際、アライメントを実行する必要があるが、本
実施形態では、各アライメントマーク１３を使用したグ
ローバルアライメントによりウエハ上のチップ配列のシ
フト、ゲイン、回転を補正し、重ね合わせ露光を行うも
のとする。
【００２８】図３は電子線露光のアライメントマークの
検出原理を示す図である。電子銃２１からの電子ビーム
２２は、偏向器２３によって走査・偏向されて半導体ウ
エハ１１に到達する。電子ビーム２２が半導体ウエハ１
１に当たったことで発生する反射電子２４をマルチチャ
ネルプレート（ＭＣＰ）からなる反射電子検出器２５で
検出し、検出された反射電子信号を増幅器２６で増幅し
てエッジ検出回路２７に入力する。電子ビーム２２で半
導体ウエハ１１を走査しながら、反射電子信号のエッジ
部分をエッジ検出回路２７によって検出することによ
り、半導体ウエハ１１上のアライメントマーク１３を検
出することができる。図４(a)は、シリコンの段差から
なるアライメントマークを使用したときの電子ビームの
走査と反射電子信号の関係を示しており、図４(b)は、
重金属マークをアライメントマークとして使用したとき
の電子ビームの走査と反射電子信号の関係を示してい
る。
【００２９】以上説明したように本実施の形態では、チ
ップサイズ等によらずにチップ領域外となる位置にアラ
イメントマークを設けるようにすることにより、ＣＡＤ
システムなどを用いてチップ内の回路パターンやウエハ
上でのチップの配置、チップサイズを決定する前に、ア
ライメントマークの形成工程を実行することができる。
すなわち、製造しようとするＡＳＩＣやカスタムＩＣの
品種やチップサイズによらずに、アライメントマークが
予め形成されている単一種類の半導体ウエハを使用する
ことが可能になり、アライメントマークが形成された単
一種類の半導体ウエハを予め作りだめしておくことが可
能になる。その結果、ＡＳＩＣやカスタムＩＣの製造工
程においてアライメントマークを形成するための工程を
考慮する必要がなくなり、これらＡＳＩＣやカスタムＩ
Ｃの製造のターンアラウンド時間を短縮することができ
る。さらに、品種ごとにアライメントマーク作成のため
のレチクルを用意する必要がなくなり、製造コストを低
減することが可能になる。
【００３０】以上、本発明の実施形態について説明した
が、半導体ウエハにおけるアライメントマークの配置
は、上述したものに限定されるものではない。
【００３１】図５に示したものは、ウエハの中心点には
アライメントマークを配置せず、半導体ウエハ１１の周
縁部のみにアライメントマーク１３を配置したものであ
る。ここでは、４個のアライメントマーク１２をひとか
たまりの群とし、このような群が８群、ほぼ等間隔（ウ
エハの中心から見てほぼ４５°間隔）に半導体ウエハ１
１の周縁部に配置するようにしている。このように各群
を４個のアライメントマーク１３で構成したのは、各ア
ライメントマーク１３を１工程での位置合わせのみに使
用するいわば使い捨てのものとするためであり、ここで
は４工程で位置合わせを行うものとしているからであ
る。半導体装置を製造する場合、レジストを用いたパタ
ーニングを必要とする全ての工程に直描型の電子線露光
を用いることが可能であるので、その工程数（例えば１
７〜１８）に見合うだけのアライメントマークを１群と
する必要があるようにも思われるが、実際には、ゲート
電極や金属配線が形成された後にはそれらゲート電極や
金属配線自体を用いてアライメントを行うことができる
から、ゲート電極等の形成までのパターニング工程数に
応じた数だけのアライメントマークで１群を構成すれば
よい。
【００３２】また、図５に示したものでは、ウエハの中
心点にはアライメントマークを配置していないから、同
サイズのチップ領域を半導体ウエハ上に奇数個設けるよ
うな場合にも対応できる。
【００３３】図６に示した半導体ウエハは、図１に示す
ものに比べ、ウエハの中心点Ｏを通る縦横２本のダイシ
ング領域内にさらに合計８個のアライメントマーク１３
を追加した構成である。格子状にチップ領域１２を配置
することを前提とすると、一般には、ウエハの中心点Ｏ
を通る縦横２本のダイシング領域は、チップサイズや半
導体ウエハ１１から切り出されるチップの数によらず、
不動である。そこで、このダイシング領域内にアライメ
ントマーク１３を配置するようにした。このようにアラ
イメントマーク１３を配置することによって、半導体ウ
エハ１１内の比較的ローカルなひずみなどの影響を受け
ることなく正確にアライメントを行えるようになる。
【００３４】
【発明の効果】以上説明したように本発明は、半導体ウ
エハの部分領域のうち、この半導体ウエハにおけるチッ
プ領域の寸法及び配置に関わらずチップ領域の外部とな
る部分領域に電子線露光用のアライメントマークを形成
する。このようにアライメントマークを配置することに
より、半導体ウエハ上に形成すべきＡＳＩＣやカスタム
ＩＣの品種などによらず、予めアライメントマークを形
成した単一種類の半導体ウエハを使用することが可能と
なり、ＡＳＩＣやカスタムＩＣ製造のためのターンアラ
ウンド時間を短縮でき、またコストも低減できるように
なるという効果がある。
【図面の簡単な説明】
【図１】本発明の実施の一形態の電子線露光方法で用い
られる半導体ウエハを示す平面図である。
【図２】(a)〜(d)は、アライメントマークの形状の例を
示す平面図である。
【図３】電子線露光時のアライメントマーク検出の原理
を示す図である。
【図４】(a),(b)は、アライメントマークと反射電子信
号との関係を示す図である。
【図５】半導体ウエハでのアライメントマークの配置の
別の例を示す平面図である。
【図６】半導体ウエハでのアライメントマークの配置の
さらに別の例を示す平面図である。
【図７】従来の電子線露光方法で用いられる半導体ウエ
ハの一例を示す平面図である。
【符号の説明】
１１ 半導体ウエハ １２ チップ領域 １３ アライメントマーク ２１ 電子銃 ２２ 電子ビーム ２３ 偏向器 ２４ 反射電子 ２５ 反射電子検出器 ２６ 増幅器 ２７ エッジ検出回路

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 半導体ウエハに対して電子線露光を行い
    前記半導体ウエハ上に複数のチップ領域を形成する電子
    線露光方法であって、 前記半導体ウエハにおいて前記チップ領域の寸法及び配
    置に関わらず前記チップ領域の外部となる部分領域に、
    電子線露光用のアライメントマークを形成し、 その後、前記アライメントマークを用いてグローバルア
    ライメントを行い、電子線露光を行う電子線露光方法。
  2. 【請求項２】 少なくとも前記半導体ウエハの周縁部に
    前記アライメントマークを配置する請求項１に記載の電
    子線露光方法。
  3. 【請求項３】 前記チップ領域を前記半導体ウエハ上に
    対称的に配置する際にその対称配置の中心となる点をウ
    エハの中心点とし、少なくとも前記ウエハの中心点に前
    記アライメントマークを配置する請求項１または２に記
    載の電子線露光方法。
  4. 【請求項４】 前記アライメントマークによるアライメ
    ントを行う工程の数に見合うだけの前記アライメントマ
    ークをまとめて群として配置し、前記群を３群以上前記
    半導体ウエハに配置する請求項１または２に記載の電子
    線露光方法。
  5. 【請求項５】 前記チップ領域を前記半導体ウエハ上に
    対称的に配置する際にその対称配置の中心となる点をウ
    エハの中心点とし、前記ウエハの中心点を通って前記半
    導体ウエハのオリエンテーションフラットに対して平行
    及び／または垂直な線上に少なくとも前記アライメント
    マークを配置する請求項１または２に記載の電子線露光
    方法。
  6. 【請求項６】 電子線露光により複数のチップ領域が形
    成されることとなる半導体ウエハにおいて、 形成すべき前記チップ領域の寸法及び配置に関わらず前
    記チップ領域の外部となる部分領域に、電子線露光用の
    アライメントマークが形成されていることを特徴とする
    半導体ウエハ。
  7. 【請求項７】 少なくとも周縁部に前記アライメントマ
    ークが形成されている請求項６に記載の半導体ウエハ。
  8. 【請求項８】 前記チップ領域を前記半導体ウエハ上に
    対称的に配置する際にその対称配置の中心となる点をウ
    エハの中心点とし、少なくとも前記ウエハの中心点に前
    記アライメントマークが形成されている請求項６または
    ７に記載の半導体ウエハ。
  9. 【請求項９】 前記チップ領域を前記半導体ウエハ上に
    対称的に配置する際にその対称配置の中心となる点をウ
    エハの中心点とし、前記ウエハの中心点を通って前記半
    導体ウエハのオリエンテーションフラットに対して平行
    及び／または垂直な線上に少なくとも前記アライメント
    マークが形成されている請求項６または７に記載の半導
    体ウエハ。
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KR1019980052903A KR100310497B1 (ko) 1997-12-04 1998-12-03 독특하게위치된얼라인먼트마크를사용하는전자빔리소그래피방법과그얼라인먼트마크를구비하는웨이퍼
TW087120236A TW464939B (en) 1997-12-04 1998-12-04 A method of implementing electron beam lithography using uniquely positioned alignment marks and a wafer with such alignment marks
EP98123008A EP0921555A3 (en) 1997-12-04 1998-12-04 A method of implementing electron beam lithography using uniquely positioned alignment marks and a wafer with such alignment marks
CN98126725A CN1221209A (zh) 1997-12-04 1998-12-04 使用专门定位对准标记进行电子束平版印刷的方法和带有这种对准标记的晶片

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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005159333A (ja) * 2003-10-28 2005-06-16 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
KR100666465B1 (ko) * 2004-12-28 2007-01-11 동부일렉트로닉스 주식회사 웨이퍼에 대한 정렬용 마크 표시 방법
JP2009117870A (ja) * 2004-05-14 2009-05-28 Asml Netherlands Bv アラインメントシステム及び方法及びそれにより製造したデバイス
KR20160038790A (ko) * 2014-09-30 2016-04-07 가부시키가이샤 스크린 홀딩스 패턴 형성 장치 및 패턴 형성 방법
JPWO2021205685A1 (ja) * 2020-04-09 2021-10-14
JP2022176696A (ja) * 2021-05-17 2022-11-30 富士電機株式会社 炭化珪素半導体装置の製造方法

Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6235141B1 (en) 1996-09-27 2001-05-22 Digital Optics Corporation Method of mass producing and packaging integrated optical subsystems
JP4454706B2 (ja) * 1998-07-28 2010-04-21 キヤノン株式会社 電子ビーム露光方法及び装置、ならびにデバイス製造方法
US6428641B1 (en) 1998-08-31 2002-08-06 Amkor Technology, Inc. Method for laminating circuit pattern tape on semiconductor wafer
US6479887B1 (en) * 1998-08-31 2002-11-12 Amkor Technology, Inc. Circuit pattern tape for wafer-scale production of chip size semiconductor packages
US6781680B1 (en) * 1999-03-26 2004-08-24 Kabushiki Kaisha Toshiba Optical system adjusting method for energy beam apparatus
AU5762100A (en) * 1999-06-22 2001-01-09 Etec Systems, Inc. Alignment of low-energy electron beams using magnetic fields
WO2001009927A1 (en) * 1999-07-28 2001-02-08 Infineon Technologies North America Corp. Semiconductor structures and manufacturing methods
US6576529B1 (en) * 1999-12-07 2003-06-10 Agere Systems Inc. Method of forming an alignment feature in or on a multilayered semiconductor structure
US6383894B1 (en) * 2000-03-31 2002-05-07 Intel Corporation Method of forming scribe line planarization layer
JP4618859B2 (ja) * 2000-10-10 2011-01-26 東レエンジニアリング株式会社 積層ウエハーのアライメント方法
US6943429B1 (en) * 2001-03-08 2005-09-13 Amkor Technology, Inc. Wafer having alignment marks extending from a first to a second surface of the wafer
US6869861B1 (en) 2001-03-08 2005-03-22 Amkor Technology, Inc. Back-side wafer singulation method
JP4071476B2 (ja) * 2001-03-21 2008-04-02 株式会社東芝 半導体ウェーハ及び半導体ウェーハの製造方法
CN101330000B (zh) * 2001-03-21 2011-06-08 株式会社东芝 具有id标记的半导体晶片,及从中生产半导体器件的方法和设备
WO2003003798A1 (fr) * 2001-06-29 2003-01-09 Toray Engineering Co., Ltd. Methode d'assemblage utilisant un adhesif conducteur anisotrope
US6953956B2 (en) * 2002-12-18 2005-10-11 Easic Corporation Semiconductor device having borderless logic array and flexible I/O
SG121844A1 (en) * 2002-12-20 2006-05-26 Asml Netherlands Bv Device manufacturing method
KR100519948B1 (ko) * 2003-05-20 2005-10-10 엘지.필립스 엘시디 주식회사 비정질 실리콘의 결정화 공정 및 이를 이용한 스위칭 소자
KR100578916B1 (ko) * 2003-12-19 2006-05-11 삼성에스디아이 주식회사 옵셋공정의 얼라인 마크 형성방법 및 그 장치
US7453160B2 (en) * 2004-04-23 2008-11-18 Axcelis Technologies, Inc. Simplified wafer alignment
JP4253707B2 (ja) * 2004-04-28 2009-04-15 株式会社ブイ・テクノロジー 露光パターン形成方法
JP4731886B2 (ja) * 2004-11-12 2011-07-27 株式会社ブイ・テクノロジー 液晶表示装置用基板の製造方法
US7459247B2 (en) * 2004-12-27 2008-12-02 Asml Netherlands B.V. Lithographic apparatus and device manufacturing method
JP4837971B2 (ja) * 2005-10-07 2011-12-14 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP5139658B2 (ja) * 2006-09-21 2013-02-06 株式会社ニューフレアテクノロジー 描画データ処理制御装置
US20080265445A1 (en) * 2007-04-30 2008-10-30 International Business Machines Corporation Marks for the Alignment of Wafer-Level Underfilled Silicon Chips and Method to Produce Same
CN101689542A (zh) 2007-07-12 2010-03-31 Nxp股份有限公司 晶片上的集成电路和分离晶片上的集成电路的方法
JP2009216844A (ja) * 2008-03-10 2009-09-24 Seiko Instruments Inc 縮小投影露光装置用レチクルおよびそれを用いた露光方法
DE102008035055B3 (de) * 2008-07-26 2009-12-17 X-Fab Semiconductor Foundries Ag Verfahren zur Ausrichtung einer elektronischen CMOS-Struktur bezogen auf eine vergrabene Struktur bei gebondeten und rückgedünnten Stapeln von Halbleiterscheiben
CN102683238B (zh) * 2012-05-04 2015-07-22 上海华力微电子有限公司 一种提高图形线宽量测精度对准的方法
JP6084143B2 (ja) * 2013-09-30 2017-02-22 ソニーセミコンダクタソリューションズ株式会社 半導体デバイスおよび製造方法、並びに電子機器
US9466324B2 (en) 2013-10-31 2016-10-11 Seagate Technology Llc Bit patterned media template including alignment mark and method of using same
US9601436B2 (en) * 2014-06-06 2017-03-21 Taiwan Semiconductor Manufacturing Co., Ltd Method for semiconductor wafer alignment
CN104635432B (zh) * 2015-01-27 2017-04-12 中国科学院物理研究所 用于电子束曝光的待曝光衬底及对准标记定位的方法
US9659873B2 (en) * 2015-08-26 2017-05-23 United Microelectronics Corp. Semiconductor structure with aligning mark and method of forming the same
CN106004096B (zh) * 2016-05-13 2018-05-04 清华大学深圳研究生院 一种用于打印石英晶体传感器敏感层的喷墨打印托盘
CN109307981B (zh) * 2017-07-26 2022-03-22 天津环鑫科技发展有限公司 一种gpp生产的光刻版工艺
CN109240038A (zh) * 2018-10-15 2019-01-18 上海华虹宏力半导体制造有限公司 一种掩模板、晶圆及其曝光方法、封装方法
CN109375472A (zh) * 2018-10-23 2019-02-22 武汉华星光电技术有限公司 曝边机及基板曝边方法
CN115132719B (zh) * 2021-03-26 2025-01-28 世芯电子股份有限公司 集成电路产品及其芯片排布
CN114171500B (zh) * 2021-12-07 2024-04-09 成都海威华芯科技有限公司 一种版图定位标记绘制方法、基于其制备的芯片及晶圆

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4407933A (en) * 1981-06-11 1983-10-04 Bell Telephone Laboratories, Incorporated Alignment marks for electron beam lithography
JPS5946026A (ja) * 1982-09-09 1984-03-15 Toshiba Corp 試料位置測定方法
JPH01204419A (ja) * 1988-02-09 1989-08-17 Nec Corp 荷電ビーム露光装置
JPH0582428A (ja) * 1991-09-20 1993-04-02 Hitachi Ltd 電子線描画装置
JP3335011B2 (ja) * 1994-09-16 2002-10-15 富士通株式会社 マスク及びこれを用いる荷電粒子ビーム露光方法
JP3258178B2 (ja) * 1994-09-27 2002-02-18 株式会社東芝 位置合わせ方法
US5552611A (en) * 1995-06-06 1996-09-03 International Business Machines Pseudo-random registration masks for projection lithography tool
JPH09148217A (ja) * 1995-11-17 1997-06-06 Mitsubishi Electric Corp 位置合わせ方法
JP2870461B2 (ja) * 1995-12-18 1999-03-17 日本電気株式会社 フォトマスクの目合わせマーク及び半導体装置
KR100467858B1 (ko) * 1996-02-05 2005-11-01 가부시키가이샤 니콘 정렬,노광방법및노광장치
WO1997034319A1 (en) * 1996-03-06 1997-09-18 Hitachi, Ltd. Manufacture of semiconductor device
JPH09275058A (ja) * 1996-04-04 1997-10-21 Nikon Corp 投影露光方法
US5837404A (en) * 1997-01-04 1998-11-17 Holtek Microelectronics, Inc. Fabrication of zero layer mask
JPH10274855A (ja) * 1997-03-31 1998-10-13 Mitsubishi Electric Corp レチクルおよびそれによって転写されたパターンならびに補正方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005159333A (ja) * 2003-10-28 2005-06-16 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2009117870A (ja) * 2004-05-14 2009-05-28 Asml Netherlands Bv アラインメントシステム及び方法及びそれにより製造したデバイス
KR100666465B1 (ko) * 2004-12-28 2007-01-11 동부일렉트로닉스 주식회사 웨이퍼에 대한 정렬용 마크 표시 방법
KR20160038790A (ko) * 2014-09-30 2016-04-07 가부시키가이샤 스크린 홀딩스 패턴 형성 장치 및 패턴 형성 방법
JP2016072434A (ja) * 2014-09-30 2016-05-09 株式会社Ｓｃｒｅｅｎホールディングス パターン形成装置およびパターン形成方法
JPWO2021205685A1 (ja) * 2020-04-09 2021-10-14
JP2022176696A (ja) * 2021-05-17 2022-11-30 富士電機株式会社 炭化珪素半導体装置の製造方法

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