JPH11203469A - ラインバッファ制御装置 - Google Patents
ラインバッファ制御装置Info
- Publication number
- JPH11203469A JPH11203469A JP10003810A JP381098A JPH11203469A JP H11203469 A JPH11203469 A JP H11203469A JP 10003810 A JP10003810 A JP 10003810A JP 381098 A JP381098 A JP 381098A JP H11203469 A JPH11203469 A JP H11203469A
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- Japan
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- line
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- line buffer
- lines
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Abstract
(57)【要約】
【課題】 ラインバッファ制御装置のコストを低減でき
るようにする。 【解決手段】 メモリ２から１ライン目の１番目のデー
タ(１ビット)を読み込み、９ビットレジスタ３の０ビッ
ト目に格納すると同時に、ラインバッファ１のアドレス
(ＡＤ)０のリードを行ない、このデータ(８ビット)をレ
ジスタ３の８〜１ビット目に格納し、その後レジスタ３
の７〜０ビット目のデータをバッファ１のＡＤ０にライ
トする。以後、メモリ２から１ライン目の２番目のデー
タを読み込む時はバッファ１のＡＤ１に、３番目のデー
タを読み込む時はＡＤ２にアクセスする。１ライン分の
アクセスが終わると、２〜８ライン目までの制御も上述
と同様に行ない、９ライン目の制御を行なう時に、レジ
スタ３の８〜１ビット目にバッファ１の１〜８ライン目
のデータを、０ビット目にメモリ２からの９ライン目の
データを格納し、その９ライン分のデータによってマッ
チングマトリックスを生成する。
るようにする。 【解決手段】 メモリ２から１ライン目の１番目のデー
タ(１ビット)を読み込み、９ビットレジスタ３の０ビッ
ト目に格納すると同時に、ラインバッファ１のアドレス
(ＡＤ)０のリードを行ない、このデータ(８ビット)をレ
ジスタ３の８〜１ビット目に格納し、その後レジスタ３
の７〜０ビット目のデータをバッファ１のＡＤ０にライ
トする。以後、メモリ２から１ライン目の２番目のデー
タを読み込む時はバッファ１のＡＤ１に、３番目のデー
タを読み込む時はＡＤ２にアクセスする。１ライン分の
アクセスが終わると、２〜８ライン目までの制御も上述
と同様に行ない、９ライン目の制御を行なう時に、レジ
スタ３の８〜１ビット目にバッファ１の１〜８ライン目
のデータを、０ビット目にメモリ２からの９ライン目の
データを格納し、その９ライン分のデータによってマッ
チングマトリックスを生成する。
Description
【０００１】
【発明の属する技術分野】この発明は、ラインバッファ
制御装置に関する。
制御装置に関する。
【０００２】
【従来の技術】現状のプリンタ等の画像形成装置では、
印刷文字の平滑化を行なうスムージング制御は一般化し
ている。そして、そのスムージング処理を行なうため
に、ラインバッファ制御装置がラインバッファを制御す
ることにより、例えば９ライン×１３ドットのマッチン
グマトリックスパターンを生成し、マッチングデータと
の比較を行なっている。
印刷文字の平滑化を行なうスムージング制御は一般化し
ている。そして、そのスムージング処理を行なうため
に、ラインバッファ制御装置がラインバッファを制御す
ることにより、例えば９ライン×１３ドットのマッチン
グマトリックスパターンを生成し、マッチングデータと
の比較を行なっている。
【０００３】
【発明が解決しようとする課題】ところで、従来のライ
ンバッファ制御装置において、スムージング用マッチン
グマトリックスパターンを生成するためには、例えば９
ライン×１３ドットであれば、９ライン分ものラインバ
ッファが必要であり、その分のコストアップが否めなか
った。
ンバッファ制御装置において、スムージング用マッチン
グマトリックスパターンを生成するためには、例えば９
ライン×１３ドットであれば、９ライン分ものラインバ
ッファが必要であり、その分のコストアップが否めなか
った。
【０００４】この発明は上記の点に鑑みてなされたもの
であり、ラインバッファ制御装置のコストを低減できる
ようにすることを目的とする。
であり、ラインバッファ制御装置のコストを低減できる
ようにすることを目的とする。
【０００５】
【課題を解決するための手段】この発明は上記の目的を
達成するため、ラインバッファを制御してスムージング
用マッチングマトリックスパターンを生成するラインバ
ッファ制御装置において、スムージング用マッチングマ
トリックスパターンを生成する際に、ラインバッファに
１ビット単位のリード／ライトを行なう手段を設けたも
のである。
達成するため、ラインバッファを制御してスムージング
用マッチングマトリックスパターンを生成するラインバ
ッファ制御装置において、スムージング用マッチングマ
トリックスパターンを生成する際に、ラインバッファに
１ビット単位のリード／ライトを行なう手段を設けたも
のである。
【０００６】あるいは、スムージング用マッチングマト
リックスパターンを生成する際に、ラインバッファに複
数ビット単位のリード／ライトを行なう手段を設けるよ
うにしてもよい。
リックスパターンを生成する際に、ラインバッファに複
数ビット単位のリード／ライトを行なう手段を設けるよ
うにしてもよい。
【０００７】
【発明の実施の形態】以下、この発明の実施形態を図面
を参照して具体的に説明する。図１は、請求項１の発明
を実施したラインバッファ制御装置の構成例を示すブロ
ック図である。
を参照して具体的に説明する。図１は、請求項１の発明
を実施したラインバッファ制御装置の構成例を示すブロ
ック図である。
【０００８】このラインバッファ制御装置は、ｎライン
×ｍドットのマッチングマトリックスパターンのライン
数ｎから「１」を引いた（ｎ−１）ライン分のラインバ
ッファ１と、ビットマップデータを蓄積するビットマッ
プメモリ２と、９ビットのレジスタ３とを備えている。
図１３は、マッチングマトリックスの一例を示す図であ
る。
×ｍドットのマッチングマトリックスパターンのライン
数ｎから「１」を引いた（ｎ−１）ライン分のラインバ
ッファ１と、ビットマップデータを蓄積するビットマッ
プメモリ２と、９ビットのレジスタ３とを備えている。
図１３は、マッチングマトリックスの一例を示す図であ
る。
【０００９】このマッチングマトリックスは、９ライン
×１３ドットのスムージング用マッチングマトリックス
パターンである。このなかで、Ｌ１（１）と記載されて
いるものは１ライン目の１番目のデータ（ドット）とい
うことであり、Ｌ２（３）と記載されているものは２ラ
イン目の３番目のデータということである。なお、この
実施形態では、９ラインのマッチングマトリックスを生
成するため、図１のラインバッファ１を８（９−１）ラ
インのラインバッファとする。
×１３ドットのスムージング用マッチングマトリックス
パターンである。このなかで、Ｌ１（１）と記載されて
いるものは１ライン目の１番目のデータ（ドット）とい
うことであり、Ｌ２（３）と記載されているものは２ラ
イン目の３番目のデータということである。なお、この
実施形態では、９ラインのマッチングマトリックスを生
成するため、図１のラインバッファ１を８（９−１）ラ
インのラインバッファとする。
【００１０】以下、図１に示したラインバッファ制御装
置の動作について、図２〜図６をも参照して具体的に説
明する。まず、ビットマップメモリ２から１ライン目の
１番目のデータを読み込み、それを９ビットレジスタ３
のＬＳＢ（０ビット目）に格納すると同時に、ラインバ
ッファ１のアドレス「０」のリードを行ない、このリー
ドデータ（８ビットデータ）を９ビットレジスタ３の８
ビット目から１ビット目までに格納する。
置の動作について、図２〜図６をも参照して具体的に説
明する。まず、ビットマップメモリ２から１ライン目の
１番目のデータを読み込み、それを９ビットレジスタ３
のＬＳＢ（０ビット目）に格納すると同時に、ラインバ
ッファ１のアドレス「０」のリードを行ない、このリー
ドデータ（８ビットデータ）を９ビットレジスタ３の８
ビット目から１ビット目までに格納する。
【００１１】その後、９ビットレジスタ３の７ビット目
から０ビット目までのデータをラインバッファ１のアド
レス「０」にライトする。これは、１ライン目の１番目
のデータであり、順次ビットマップメモリ２から１ライ
ン目の２番目のデータを読み込む時はラインバッファ１
のアドレス「１」に、３番目のデータを読み込む時はア
ドレス「２」にアクセスすることにより、ラインバッフ
ァ１は図３に示すようなデータ格納となる。
から０ビット目までのデータをラインバッファ１のアド
レス「０」にライトする。これは、１ライン目の１番目
のデータであり、順次ビットマップメモリ２から１ライ
ン目の２番目のデータを読み込む時はラインバッファ１
のアドレス「１」に、３番目のデータを読み込む時はア
ドレス「２」にアクセスすることにより、ラインバッフ
ァ１は図３に示すようなデータ格納となる。
【００１２】そして、１ライン分のビット数の全てのア
クセスが終わったら、次に２ライン目の制御を上述と同
様に行なう。ラインバッファ１のアドレス「０」の８ビ
ットデータをリードした時は、その０ビット目（ＬＳ
Ｂ）に１ライン目の１番目のデータが入っており、その
８ビットデータを９ビットレジスタ３の８ビット目から
１ビット目までに格納する。よって、９ビットレジスタ
３の１ビット目のデータは、１ライン目の１番目のデー
タとなる。同時に、ビットマップメモリ２から２ライン
目の１番目のデータを読み込み、９ビットレジスタ３の
０ビット目に格納する。
クセスが終わったら、次に２ライン目の制御を上述と同
様に行なう。ラインバッファ１のアドレス「０」の８ビ
ットデータをリードした時は、その０ビット目（ＬＳ
Ｂ）に１ライン目の１番目のデータが入っており、その
８ビットデータを９ビットレジスタ３の８ビット目から
１ビット目までに格納する。よって、９ビットレジスタ
３の１ビット目のデータは、１ライン目の１番目のデー
タとなる。同時に、ビットマップメモリ２から２ライン
目の１番目のデータを読み込み、９ビットレジスタ３の
０ビット目に格納する。
【００１３】そして、この９ビットレジスタ３の下位８
ビット分（７ビット目から０ビット目）のデータをライ
ンバッファ１のアドレス「０」にライトする。これは、
１，２ライン目の１番目のデータであり、順次ビットマ
ップメモリ２から２ライン目の２番目のデータを読み込
む時はラインバッファ１のアドレス「１」に、３番目の
データを読み込む時はアドレス「２」にアクセスするこ
とにより、ラインバッファ１は図４に示すようなデータ
格納となる。
ビット分（７ビット目から０ビット目）のデータをライ
ンバッファ１のアドレス「０」にライトする。これは、
１，２ライン目の１番目のデータであり、順次ビットマ
ップメモリ２から２ライン目の２番目のデータを読み込
む時はラインバッファ１のアドレス「１」に、３番目の
データを読み込む時はアドレス「２」にアクセスするこ
とにより、ラインバッファ１は図４に示すようなデータ
格納となる。
【００１４】以下、このような手順で８ライン目まで制
御を行なうと、ラインバッファ１は図５に示すようなデ
ータ格納となる。その後、９ライン目では、図２に示す
ように、９ビットレジスタ３の８ビット目から１ビット
目にはラインバッファ１の１ライン目から８ライン目ま
でのデータが、０ビット目にはビットマップメモリ２か
らの９ライン目のデータが格納されるため、９ライン分
のデータが揃うことになる。
御を行なうと、ラインバッファ１は図５に示すようなデ
ータ格納となる。その後、９ライン目では、図２に示す
ように、９ビットレジスタ３の８ビット目から１ビット
目にはラインバッファ１の１ライン目から８ライン目ま
でのデータが、０ビット目にはビットマップメモリ２か
らの９ライン目のデータが格納されるため、９ライン分
のデータが揃うことになる。
【００１５】この９ライン分のデータを図示しないシフ
トレジスタに入れることにより、図１３のようなマッチ
ングマトリックスを生成することができる。以後、上述
と同様にしてｎラインまでアクセスを行なえば、全ての
データを生成したことになり、ラインバッファ１は図６
に示すようなデータ格納となる。
トレジスタに入れることにより、図１３のようなマッチ
ングマトリックスを生成することができる。以後、上述
と同様にしてｎラインまでアクセスを行なえば、全ての
データを生成したことになり、ラインバッファ１は図６
に示すようなデータ格納となる。
【００１６】このように、この実施形態のラインバッフ
ァ制御装置では、スムージング用マッチングマトリック
スパターンを生成する際に、ラインバッファ１に１ビッ
ト単位のアクセス（リード／ライト）を行なうため、ｎ
ライン×ｍドット（ここでは９ライン×１３ドットとし
たが、これに限らない）のマッチングマトリックスを生
成する場合、ラインバッファ１はｎライン分のものは必
要なく、（ｎ−１）ライン分のもので済む。したがっ
て、ラインバッファ制御装置のコスト低減を実現するこ
とができる。
ァ制御装置では、スムージング用マッチングマトリック
スパターンを生成する際に、ラインバッファ１に１ビッ
ト単位のアクセス（リード／ライト）を行なうため、ｎ
ライン×ｍドット（ここでは９ライン×１３ドットとし
たが、これに限らない）のマッチングマトリックスを生
成する場合、ラインバッファ１はｎライン分のものは必
要なく、（ｎ−１）ライン分のもので済む。したがっ
て、ラインバッファ制御装置のコスト低減を実現するこ
とができる。
【００１７】図７は、請求項２の発明を実施したライン
バッファ制御装置の構成例を示すブロック図である。こ
のラインバッファ制御装置は、ｎライン×ｍドットのマ
ッチングマトリックスパターンのライン数ｎから「１」
を引いた（ｎ−１）ライン×３２ビットのラインバッフ
ァ１１と、ビットマップデータを蓄積するビットマップ
メモリ１２と、３６ビットのレジスタ１３と、９ビット
のレジスタ１４とを備えている。なお、この実施形態で
も、図１３に示したような９ラインのマッチングマトリ
ックスを生成するため、ラインバッファ１１を８（９−
１）ライン分のラインバッファとする。
バッファ制御装置の構成例を示すブロック図である。こ
のラインバッファ制御装置は、ｎライン×ｍドットのマ
ッチングマトリックスパターンのライン数ｎから「１」
を引いた（ｎ−１）ライン×３２ビットのラインバッフ
ァ１１と、ビットマップデータを蓄積するビットマップ
メモリ１２と、３６ビットのレジスタ１３と、９ビット
のレジスタ１４とを備えている。なお、この実施形態で
も、図１３に示したような９ラインのマッチングマトリ
ックスを生成するため、ラインバッファ１１を８（９−
１）ライン分のラインバッファとする。
【００１８】以下、図７に示したラインバッファ制御装
置の動作について、図８〜図１２をも参照して具体的に
説明する。なお、図８〜図１２において、Ｌ１（１：
４）と記載されているものは１ライン目の１番目から４
番目のデータ、Ｌ３（５：８）と記載されているものは
３ライン目の５番目から８番目のデータということであ
る。
置の動作について、図８〜図１２をも参照して具体的に
説明する。なお、図８〜図１２において、Ｌ１（１：
４）と記載されているものは１ライン目の１番目から４
番目のデータ、Ｌ３（５：８）と記載されているものは
３ライン目の５番目から８番目のデータということであ
る。
【００１９】まず、ビットマップメモリ１２から１ライ
ン目の１番目から４番目のデータ（４ビットデータ）を
読み込み、それを３６ビットレジスタ１３の３ビット目
から０ビット目までに格納すると同時に、ラインバッフ
ァ１１のアドレス「０」のリードを行ない、このリード
データ（３２ビットデータ）を３６ビットレジスタ１３
の３５ビット目から４ビット目までに格納する。
ン目の１番目から４番目のデータ（４ビットデータ）を
読み込み、それを３６ビットレジスタ１３の３ビット目
から０ビット目までに格納すると同時に、ラインバッフ
ァ１１のアドレス「０」のリードを行ない、このリード
データ（３２ビットデータ）を３６ビットレジスタ１３
の３５ビット目から４ビット目までに格納する。
【００２０】その後、３６ビットレジスタ１３の３１ビ
ット目から０ビット目までのデータをラインバッファ１
１のアドレス「０」にライトする。これは、１ライン目
の１番目から４番目までのデータであり、順次ビットマ
ップメモリ２から１ライン目の５番目から８番目までの
データを読み込む時はラインバッファ１のアドレス「４
ｈ」に、９番目から１２番目までのデータを読み込む時
はアドレス「８ｈ」にアクセスすることにより、ライン
バッファ１１に図９に示すようなデータ格納となる。
ット目から０ビット目までのデータをラインバッファ１
１のアドレス「０」にライトする。これは、１ライン目
の１番目から４番目までのデータであり、順次ビットマ
ップメモリ２から１ライン目の５番目から８番目までの
データを読み込む時はラインバッファ１のアドレス「４
ｈ」に、９番目から１２番目までのデータを読み込む時
はアドレス「８ｈ」にアクセスすることにより、ライン
バッファ１１に図９に示すようなデータ格納となる。
【００２１】１ライン分のビット数の全てのアクセスが
終わったら、次に２ライン目の制御を上述と同様に行な
う。ラインバッファ１１のアドレス「０」の３２ビット
データをリードした時は、その３ビット目から０ビット
目（ＬＳＢ）までに１ライン目の１番目から４番目まで
のデータが入っており、その３２ビットデータを３６ビ
ットレジスタ１３の３５ビット目から４ビット目までに
格納する。よって、３６ビットレジスタ１３の７ビット
目から４ビット目までのデータは、１ライン目の１番目
から４番目までのデータとなる。同時に、ビットマップ
メモリ１２から２ライン目の１番目から４番目からのデ
ータを読み込み、３６ビットレジスタ１３の３ビット目
から０ビット目までに格納する。
終わったら、次に２ライン目の制御を上述と同様に行な
う。ラインバッファ１１のアドレス「０」の３２ビット
データをリードした時は、その３ビット目から０ビット
目（ＬＳＢ）までに１ライン目の１番目から４番目まで
のデータが入っており、その３２ビットデータを３６ビ
ットレジスタ１３の３５ビット目から４ビット目までに
格納する。よって、３６ビットレジスタ１３の７ビット
目から４ビット目までのデータは、１ライン目の１番目
から４番目までのデータとなる。同時に、ビットマップ
メモリ１２から２ライン目の１番目から４番目からのデ
ータを読み込み、３６ビットレジスタ１３の３ビット目
から０ビット目までに格納する。
【００２２】そして、この３６ビットレジスタ１３の下
位３２ビット分（３１ビット目から０ビット目）のデー
タをラインバッファ１１のアドレス「０」にライトす
る。これは、１，２ライン目の１番目から４番目までの
データであり、順次ビットマップメモリ２から２ライン
目の５番目から８番目までのデータを読み込む時はライ
ンバッファ１のアドレス「４ｈ」に、９番目から１２番
目までのデータを読み込む時はアドレス「８ｈ」にアク
セスすることにより、ラインバッファ１１は図１０に示
すようなデータ格納となる。
位３２ビット分（３１ビット目から０ビット目）のデー
タをラインバッファ１１のアドレス「０」にライトす
る。これは、１，２ライン目の１番目から４番目までの
データであり、順次ビットマップメモリ２から２ライン
目の５番目から８番目までのデータを読み込む時はライ
ンバッファ１のアドレス「４ｈ」に、９番目から１２番
目までのデータを読み込む時はアドレス「８ｈ」にアク
セスすることにより、ラインバッファ１１は図１０に示
すようなデータ格納となる。
【００２３】以下、このような手順で８ライン目まで制
御を行なうと、ラインバッファ１１は図１１に示すよう
なデータ格納となる。その後、９ライン目では、図８に
示すように、３６ビットレジスタ１３の３５ビット目か
ら４ビット目にはラインバッファ１１の１ライン目から
８ライン目までのデータが、３ビット目から０ビット目
にはビットマップメモリ１２からの９ライン目のデータ
が格納される。
御を行なうと、ラインバッファ１１は図１１に示すよう
なデータ格納となる。その後、９ライン目では、図８に
示すように、３６ビットレジスタ１３の３５ビット目か
ら４ビット目にはラインバッファ１１の１ライン目から
８ライン目までのデータが、３ビット目から０ビット目
にはビットマップメモリ１２からの９ライン目のデータ
が格納される。
【００２４】したがって、この３６ビットレジスタ１３
の３５ビット目，３１ビット目，２７ビット目，２３ビ
ット目，１９ビット目，１５ビット目，１１ビット目，
７ビット目，３ビット目のデータを取り出し、９ビット
レジスタ１４に格納することにより、９ライン分のデー
タが揃うことになる。
の３５ビット目，３１ビット目，２７ビット目，２３ビ
ット目，１９ビット目，１５ビット目，１１ビット目，
７ビット目，３ビット目のデータを取り出し、９ビット
レジスタ１４に格納することにより、９ライン分のデー
タが揃うことになる。
【００２５】この９ライン分のデータを図示しないシフ
トレジスタに入れることにより、図１３のようなマッチ
ングマトリックスを生成することができる。以後、上述
と同様にしてｎラインまでアクセスを行なえば、全ての
データを生成したことになり、ラインバッファ１１は図
１２に示すようなデータ格納となる。
トレジスタに入れることにより、図１３のようなマッチ
ングマトリックスを生成することができる。以後、上述
と同様にしてｎラインまでアクセスを行なえば、全ての
データを生成したことになり、ラインバッファ１１は図
１２に示すようなデータ格納となる。
【００２６】このように、この実施形態のラインバッフ
ァ制御装置では、スムージング用マッチングマトリック
スパターンを生成する際に、ラインバッファ１１に複数
ビット単位のアクセスを行なうため、ｎライン×ｍドッ
トのマッチングマトリックスを生成する場合、ラインバ
ッファ１１はｎライン分のものは必要なく、（ｎ−１）
ライン分のもので済む。したがって、ラインバッファ制
御装置のコスト低減を実現することができる。また、ラ
インバッファ１１へのアクセスを１ビット単位でなく複
数ビット（ここでは４ビットとしたが、これに限らな
い）単位としたので、その分だけ処理スピードが上が
り、処理時間が短縮する。
ァ制御装置では、スムージング用マッチングマトリック
スパターンを生成する際に、ラインバッファ１１に複数
ビット単位のアクセスを行なうため、ｎライン×ｍドッ
トのマッチングマトリックスを生成する場合、ラインバ
ッファ１１はｎライン分のものは必要なく、（ｎ−１）
ライン分のもので済む。したがって、ラインバッファ制
御装置のコスト低減を実現することができる。また、ラ
インバッファ１１へのアクセスを１ビット単位でなく複
数ビット（ここでは４ビットとしたが、これに限らな
い）単位としたので、その分だけ処理スピードが上が
り、処理時間が短縮する。
【００２７】
【発明の効果】以上説明してきたように、請求項１，２
の発明のラインバッファ制御装置によれば、（ｎ−１）
ライン分のラインバッファを制御してｎライン×ｍドッ
トのマッチングマトリックスを生成することができるた
め、コスト低減を実現することができる。さらに、請求
項２の発明のラインバッファ制御装置によれば、処理ス
ピードを上げ、処理時間を短縮することができる。
の発明のラインバッファ制御装置によれば、（ｎ−１）
ライン分のラインバッファを制御してｎライン×ｍドッ
トのマッチングマトリックスを生成することができるた
め、コスト低減を実現することができる。さらに、請求
項２の発明のラインバッファ制御装置によれば、処理ス
ピードを上げ、処理時間を短縮することができる。
【図１】請求項１の発明を実施したラインバッファ制御
装置の構成例を示すブロック図である。
装置の構成例を示すブロック図である。
【図２】図１に示したラインバッファ制御装置の作用説
明に供する説明図である。
明に供する説明図である。
【図３】図１のラインバッファ１における１ライン目の
書き込みを説明するための図である。
書き込みを説明するための図である。
【図４】同じく２ライン目の書き込みを説明するための
図である。
図である。
【図５】同じく８ライン目の書き込みを説明するための
図である。
図である。
【図６】同じくｎライン目の書き込みを説明するための
図である。
図である。
【図７】請求項２の発明を実施したラインバッファ制御
装置の構成例を示すブロック図である。
装置の構成例を示すブロック図である。
【図８】図７に示したラインバッファ制御装置の作用説
明に供する説明図である。
明に供する説明図である。
【図９】図７のラインバッファ１１における１ライン目
の書き込みを説明するための図である。
の書き込みを説明するための図である。
【図１０】同じく２ライン目の書き込みを説明するため
の図である。
の図である。
【図１１】同じく８ライン目の書き込みを説明するため
の図である。
の図である。
【図１２】同じくｎライン目の書き込みを説明するため
の図である。
の図である。
【図１３】図１３は、マッチングマトリックスの一例を
示す図である。
示す図である。
１，１１：ラインバッファ ２，１２：ビットマップメモリ ３，１３，１４：レジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０４Ｎ 1/409 Ｈ０４Ｎ 1/40 １０１Ｄ
Claims (2)
- 【請求項１】 ラインバッファを制御してスムージング
用マッチングマトリックスパターンを生成するラインバ
ッファ制御装置において、 前記スムージング用マッチングマトリックスパターンを
生成する際に、前記ラインバッファに１ビット単位のリ
ード／ライトを行なう手段を設けたことを特徴とするラ
インバッファ制御装置。 - 【請求項２】 ラインバッファを制御してスムージング
用マッチングマトリックスパターンを生成するラインバ
ッファ制御装置において、 前記スムージング用マッチングマトリックスパターンを
生成する際に、前記ラインバッファに複数ビット単位の
リード／ライトを行なう手段を設けたことを特徴とする
ラインバッファ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00381098A JP3782882B2 (ja) | 1998-01-12 | 1998-01-12 | ラインバッファ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00381098A JP3782882B2 (ja) | 1998-01-12 | 1998-01-12 | ラインバッファ制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11203469A true JPH11203469A (ja) | 1999-07-30 |
| JP3782882B2 JP3782882B2 (ja) | 2006-06-07 |
Family
ID=11567558
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00381098A Expired - Fee Related JP3782882B2 (ja) | 1998-01-12 | 1998-01-12 | ラインバッファ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3782882B2 (ja) |
-
1998
- 1998-01-12 JP JP00381098A patent/JP3782882B2/ja not_active Expired - Fee Related
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