JPH11233642A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- JPH11233642A JPH11233642A JP10345296A JP34529698A JPH11233642A JP H11233642 A JPH11233642 A JP H11233642A JP 10345296 A JP10345296 A JP 10345296A JP 34529698 A JP34529698 A JP 34529698A JP H11233642 A JPH11233642 A JP H11233642A
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- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 単純な工程でデュアルゲート酸化膜を形成し
て素子の特性を向上させることの可能な半導体素子の製
造方法を提供する。 【解決手段】 半導体素子の製造方法は、第１及び第２
ゲート酸化膜形成領域と隔離領域とが定義された半導体
基板３１を用意する段階と、隔離領域に対応する基板３
１上にフィールド酸化膜３５を形成する段階と、フィー
ルド酸化膜３５を含む第２ゲート酸化膜形成領域のみに
スクリーン酸化膜３６を形成する段階と、スクリーン酸
化膜３６をマスクとして用いて全面にゲルマニウムイオ
ン３８を注入する段階と、スクリーン酸化膜３６を除去
する段階と、露出された基板３１の表面を酸化して、第
１及び第２ゲート酸化膜形成領域にそれぞれ第１ゲート
酸化膜３９ａと、第１ゲート酸化膜３９ａより薄い第２
ゲート酸化膜３９ｂとを同時に成長させる段階とを備え
る。
て素子の特性を向上させることの可能な半導体素子の製
造方法を提供する。 【解決手段】 半導体素子の製造方法は、第１及び第２
ゲート酸化膜形成領域と隔離領域とが定義された半導体
基板３１を用意する段階と、隔離領域に対応する基板３
１上にフィールド酸化膜３５を形成する段階と、フィー
ルド酸化膜３５を含む第２ゲート酸化膜形成領域のみに
スクリーン酸化膜３６を形成する段階と、スクリーン酸
化膜３６をマスクとして用いて全面にゲルマニウムイオ
ン３８を注入する段階と、スクリーン酸化膜３６を除去
する段階と、露出された基板３１の表面を酸化して、第
１及び第２ゲート酸化膜形成領域にそれぞれ第１ゲート
酸化膜３９ａと、第１ゲート酸化膜３９ａより薄い第２
ゲート酸化膜３９ｂとを同時に成長させる段階とを備え
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体素子の製造
方法に関し、特に厚みの異なる２つのゲート酸化膜を備
える半導体素子の製造方法に関する。
方法に関し、特に厚みの異なる２つのゲート酸化膜を備
える半導体素子の製造方法に関する。
【０００２】
【従来の技術】一般に、互いに異なる厚さの酸化膜から
なるデュアルゲート酸化膜を採用することにより、互い
に異なる動作電圧の素子を同じデバイス内で同時に形成
することができる。
なるデュアルゲート酸化膜を採用することにより、互い
に異なる動作電圧の素子を同じデバイス内で同時に形成
することができる。
【０００３】図１（ａ）〜図２（ｂ）は従来のデュアル
ゲート酸化膜の形成方法を工程順に示す断面図である。
従来のデュアルゲート酸化膜形成方法において、図１
（ａ）に示すように、半導体基板１１には、厚さの厚い
第１ゲート酸化膜を形成するための第１ゲート酸化膜を
形成領域と、薄い第２ゲート酸化膜を形成するための第
２ゲート酸化膜形成領域と、同第１及び第２ゲート酸化
膜形成領域を分離するための隔離領域とが定義されてい
る。半導体基板１１上の全面に、熱酸化処理を用いて第
１酸化膜１２を形成する。その後、前記第１酸化膜１２
上に窒化膜１３、および第１感光膜１４を順に形成す
る。そして、前記隔離領域の上側の第１感光膜１４のみ
が除去されるように、その第１感光膜１４を選択的に露
光及び現像する。その後、前記選択的に露光及び現像さ
れた第１感光膜１４をマスクとして用いて前記窒化膜１
３及び第１酸化膜１２を選択的に食刻する。
ゲート酸化膜の形成方法を工程順に示す断面図である。
従来のデュアルゲート酸化膜形成方法において、図１
（ａ）に示すように、半導体基板１１には、厚さの厚い
第１ゲート酸化膜を形成するための第１ゲート酸化膜を
形成領域と、薄い第２ゲート酸化膜を形成するための第
２ゲート酸化膜形成領域と、同第１及び第２ゲート酸化
膜形成領域を分離するための隔離領域とが定義されてい
る。半導体基板１１上の全面に、熱酸化処理を用いて第
１酸化膜１２を形成する。その後、前記第１酸化膜１２
上に窒化膜１３、および第１感光膜１４を順に形成す
る。そして、前記隔離領域の上側の第１感光膜１４のみ
が除去されるように、その第１感光膜１４を選択的に露
光及び現像する。その後、前記選択的に露光及び現像さ
れた第１感光膜１４をマスクとして用いて前記窒化膜１
３及び第１酸化膜１２を選択的に食刻する。
【０００４】図１（ｂ）に示すように、前記第１感光膜
１４を除去した後、前記選択的に食刻された窒化膜１３
をマスクとして用いて全面に熱酸化処理を施すことによ
り、半導体基板１１の前記隔離領域の表面にフィールド
酸化膜１５を成長させる。この後、前記半導体基板１１
上に形成された窒化膜１３及び第１酸化膜１２を除去す
る。
１４を除去した後、前記選択的に食刻された窒化膜１３
をマスクとして用いて全面に熱酸化処理を施すことによ
り、半導体基板１１の前記隔離領域の表面にフィールド
酸化膜１５を成長させる。この後、前記半導体基板１１
上に形成された窒化膜１３及び第１酸化膜１２を除去す
る。
【０００５】図１（ｃ）に示すように、前記フィールド
酸化膜１５を含む半導体基板１１上に熱酸化処理を用い
て第２酸化膜１６を成長させた後、前記成長した第２酸
化膜１６上に第２感光膜１７を塗布する。そして、前記
第２ゲート酸化膜形成領域に対応する前記第２感光膜１
７のみが除去されるよう選択的に第２感光膜１７を露光
及び現像する。
酸化膜１５を含む半導体基板１１上に熱酸化処理を用い
て第２酸化膜１６を成長させた後、前記成長した第２酸
化膜１６上に第２感光膜１７を塗布する。そして、前記
第２ゲート酸化膜形成領域に対応する前記第２感光膜１
７のみが除去されるよう選択的に第２感光膜１７を露光
及び現像する。
【０００６】図２（ａ）に示すように、前記選択的に露
光及び現像された第２感光膜１７をマスクとして用いて
前記第２ゲート酸化膜形成領域の第２酸化膜１６を食刻
する。
光及び現像された第２感光膜１７をマスクとして用いて
前記第２ゲート酸化膜形成領域の第２酸化膜１６を食刻
する。
【０００７】図２（ｂ）に示すように、前記第２感光膜
１７を除去した後、前記選択的に食刻された第２酸化膜
１６とフィールド酸化膜１５とを含む半導体基板１１上
に熱酸化処理を用いて第３酸化膜１８を成長させる。こ
のとき、前記第２ゲート酸化膜形成領域に対応する第２
酸化膜１６は食刻工程により食刻されているため、前記
第１ゲート酸化膜形成領域には前記第２及び第３酸化膜
１６、１８が積層されているのに対して、前記第２ゲー
ト酸化膜形成領域には前記第３酸化膜１８のみが形成さ
れている。
１７を除去した後、前記選択的に食刻された第２酸化膜
１６とフィールド酸化膜１５とを含む半導体基板１１上
に熱酸化処理を用いて第３酸化膜１８を成長させる。こ
のとき、前記第２ゲート酸化膜形成領域に対応する第２
酸化膜１６は食刻工程により食刻されているため、前記
第１ゲート酸化膜形成領域には前記第２及び第３酸化膜
１６、１８が積層されているのに対して、前記第２ゲー
ト酸化膜形成領域には前記第３酸化膜１８のみが形成さ
れている。
【０００８】
【発明が解決しようとする課題】しかしながら、従来の
半導体素子の製造方法では、デュアルゲート酸化膜を形
成するために２回の熱酸化処理を行わなければならない
ため、製造工程が複雑である。更に、前記ゲート酸化膜
１６上の感光膜１７の塗布により前記ゲート酸化膜１６
が金属及び有機物により汚染されることがある。この場
合、前記素子の信頼性等の素子特性が低下するという問
題があった。
半導体素子の製造方法では、デュアルゲート酸化膜を形
成するために２回の熱酸化処理を行わなければならない
ため、製造工程が複雑である。更に、前記ゲート酸化膜
１６上の感光膜１７の塗布により前記ゲート酸化膜１６
が金属及び有機物により汚染されることがある。この場
合、前記素子の信頼性等の素子特性が低下するという問
題があった。
【０００９】本発明は上記の問題点を解決するためにな
されたものであり、その目的とするところは、単純な工
程でデュアルゲート酸化膜を形成して素子の特性を向上
させることの可能な半導体素子の製造方法を提供するこ
とにある。
されたものであり、その目的とするところは、単純な工
程でデュアルゲート酸化膜を形成して素子の特性を向上
させることの可能な半導体素子の製造方法を提供するこ
とにある。
【００１０】
【課題を解決するための手段】本発明の請求項１に記載
の半導体素子の製造方法によれば、第１及び第２ゲート
酸化膜をそれぞれ形成するための第１及び第２ゲート酸
化膜を形成領域と、同第１及び第２ゲート酸化膜形成領
域を分離するための隔離領域が定義されている基板を用
意する段階と、前記隔離領域に対応する基板上に隔離膜
を形成する段階と、前記隔離膜を含む第２ゲート酸化膜
形成領域のみに対応する基板上に絶縁膜を形成する段階
と、前記絶縁膜をマスクとして用いて基板の全面に酸化
促進イオンを注入する段階と、前記絶縁膜を除去する段
階と、露出された基板の表面を酸化して、前記第１及び
第２ゲート酸化膜形成領域にそれぞれ第１ゲート酸化膜
と、同第１ゲート酸化膜より薄い第２ゲート酸化膜とを
同時に成長させる段階とを備えることを特徴とする。
の半導体素子の製造方法によれば、第１及び第２ゲート
酸化膜をそれぞれ形成するための第１及び第２ゲート酸
化膜を形成領域と、同第１及び第２ゲート酸化膜形成領
域を分離するための隔離領域が定義されている基板を用
意する段階と、前記隔離領域に対応する基板上に隔離膜
を形成する段階と、前記隔離膜を含む第２ゲート酸化膜
形成領域のみに対応する基板上に絶縁膜を形成する段階
と、前記絶縁膜をマスクとして用いて基板の全面に酸化
促進イオンを注入する段階と、前記絶縁膜を除去する段
階と、露出された基板の表面を酸化して、前記第１及び
第２ゲート酸化膜形成領域にそれぞれ第１ゲート酸化膜
と、同第１ゲート酸化膜より薄い第２ゲート酸化膜とを
同時に成長させる段階とを備えることを特徴とする。
【００１１】また、本発明の請求項２に記載の発明によ
れば、酸化促進イオンとしてゲルマニウムイオンを用い
ることを特徴とする。
れば、酸化促進イオンとしてゲルマニウムイオンを用い
ることを特徴とする。
【００１２】
【発明の実施の形態】以下、本発明の半導体素子の製造
方法の好適な実施形態を添付図面に基づき詳細に説明す
る。
方法の好適な実施形態を添付図面に基づき詳細に説明す
る。
【００１３】図３（ａ）〜図４（ｃ）は本発明の一実施
形態に従うデュアルゲート酸化膜形成方法を工程順に示
す断面図であり、図５（ａ）、図５（ｂ）は本実施形態
のデュアルゲート酸化膜形成方法中のゲルマニウムイオ
ンの濃度分布図である。
形態に従うデュアルゲート酸化膜形成方法を工程順に示
す断面図であり、図５（ａ）、図５（ｂ）は本実施形態
のデュアルゲート酸化膜形成方法中のゲルマニウムイオ
ンの濃度分布図である。
【００１４】本実施形態のデュアルゲート酸化膜形成方
法は、一般にＭＯＳ(Metal Oxide Semiconductor)の製
造に適用される。デュアルゲート酸化膜形成方法におい
て、図３（ａ）に示すように、半導体基板３１には、厚
さの厚い第１ゲート酸化膜を形成するための第１ゲート
酸化膜を形成領域と、厚さの薄い第２ゲート酸化膜を形
成するための第２ゲート酸化膜を形成領域と、同第１及
び第２ゲート酸化膜形成領域を分離するための隔離領域
とが定義されている。半導体基板３１上に熱酸化処理を
施すことにより第１酸化膜３２を形成した後、前記第１
酸化膜３２上に窒化膜３３、および第１感光膜３４を順
に形成する。そして、前記隔離領域の上側の前記第１感
光膜３４のみが除去されるように第１感光膜３４を選択
的に露光及び現像した後、前記選択的に露光及び現像さ
れた第１感光膜３４をマスクとして用いて前記窒化膜３
３及び第１酸化膜３２を選択的に食刻する。
法は、一般にＭＯＳ(Metal Oxide Semiconductor)の製
造に適用される。デュアルゲート酸化膜形成方法におい
て、図３（ａ）に示すように、半導体基板３１には、厚
さの厚い第１ゲート酸化膜を形成するための第１ゲート
酸化膜を形成領域と、厚さの薄い第２ゲート酸化膜を形
成するための第２ゲート酸化膜を形成領域と、同第１及
び第２ゲート酸化膜形成領域を分離するための隔離領域
とが定義されている。半導体基板３１上に熱酸化処理を
施すことにより第１酸化膜３２を形成した後、前記第１
酸化膜３２上に窒化膜３３、および第１感光膜３４を順
に形成する。そして、前記隔離領域の上側の前記第１感
光膜３４のみが除去されるように第１感光膜３４を選択
的に露光及び現像した後、前記選択的に露光及び現像さ
れた第１感光膜３４をマスクとして用いて前記窒化膜３
３及び第１酸化膜３２を選択的に食刻する。
【００１５】図３（ｂ）に示すように、前記第１感光膜
３４を除去した後、前記選択的に食刻された窒化膜３３
をマスクとして用いて全面に熱酸化処理を施すことによ
り、半導体基板３１の隔離領域の表面に隔離膜としての
フィールド酸化膜３５を成長させる。この後、前記半導
体基板３１上に形成された窒化膜３３及び第１酸化膜３
２を除去する。
３４を除去した後、前記選択的に食刻された窒化膜３３
をマスクとして用いて全面に熱酸化処理を施すことによ
り、半導体基板３１の隔離領域の表面に隔離膜としての
フィールド酸化膜３５を成長させる。この後、前記半導
体基板３１上に形成された窒化膜３３及び第１酸化膜３
２を除去する。
【００１６】図３（ｃ）に示すように、前記フィールド
酸化膜３５を含む半導体基板３１上に絶縁膜としてのス
クリーン酸化膜３６を形成した後、前記スクリーン酸化
膜３６上に第２感光膜３７を塗布する。ここで、前記ス
クリーン酸化膜３６は、熱酸化処理又はＣＶＤ(chemica
l vapor deposition)を用いて形成される。そして、第
２感光膜３７が前記第２ゲート酸化膜形成領域のみに残
るように、第２感光膜３７を選択的に露光及び現像す
る。
酸化膜３５を含む半導体基板３１上に絶縁膜としてのス
クリーン酸化膜３６を形成した後、前記スクリーン酸化
膜３６上に第２感光膜３７を塗布する。ここで、前記ス
クリーン酸化膜３６は、熱酸化処理又はＣＶＤ(chemica
l vapor deposition)を用いて形成される。そして、第
２感光膜３７が前記第２ゲート酸化膜形成領域のみに残
るように、第２感光膜３７を選択的に露光及び現像す
る。
【００１７】図４（ａ）に示すように、前記選択的に露
光及び現像された第２感光膜３７をマスクとして用いて
前記第１ゲート酸化膜形成領域に対応するスクリーン酸
化膜３６を食刻する。
光及び現像された第２感光膜３７をマスクとして用いて
前記第１ゲート酸化膜形成領域に対応するスクリーン酸
化膜３６を食刻する。
【００１８】図４（ｂ）に示すように、前記第２感光膜
３７を除去した後、前記選択的に食刻されたスクリーン
酸化膜３６とフィールド酸化膜３５とを含む半導体基板
３１上に酸化促進イオンとしてのゲルマニウム（Ｇｅ）
イオン３８を均一に注入する。このとき、ゲルマニウム
イオン３８は、前記選択的に食刻されたスクリーン酸化
膜３６の有無に応じてその厚みが異なる。前記第１ゲー
ト酸化膜形成領域では、図５（ｂ）に示すように、ゲル
マニウムイオン３８は前記半導体基板３１に最大濃度で
分布している。これに対して、前記第２ゲート酸化膜形
成領域では、図５（ａ）に示すように、ゲルマニウムイ
オン３８は前記スクリーン酸化膜３６に最大濃度で分布
し且つ前記半導体基板３１に最低濃度で分布している。
又は、前記第２ゲート酸化膜形成領域に対応する半導体
基板３１には、前記ゲルマニウムイオン３８がほとんど
注入されない。
３７を除去した後、前記選択的に食刻されたスクリーン
酸化膜３６とフィールド酸化膜３５とを含む半導体基板
３１上に酸化促進イオンとしてのゲルマニウム（Ｇｅ）
イオン３８を均一に注入する。このとき、ゲルマニウム
イオン３８は、前記選択的に食刻されたスクリーン酸化
膜３６の有無に応じてその厚みが異なる。前記第１ゲー
ト酸化膜形成領域では、図５（ｂ）に示すように、ゲル
マニウムイオン３８は前記半導体基板３１に最大濃度で
分布している。これに対して、前記第２ゲート酸化膜形
成領域では、図５（ａ）に示すように、ゲルマニウムイ
オン３８は前記スクリーン酸化膜３６に最大濃度で分布
し且つ前記半導体基板３１に最低濃度で分布している。
又は、前記第２ゲート酸化膜形成領域に対応する半導体
基板３１には、前記ゲルマニウムイオン３８がほとんど
注入されない。
【００１９】図４（ｃ）に示すように、前記スクリーン
酸化膜３６を除去した後、前記ゲルマニウムイオン３８
の注入された全面に熱酸化工程で第１及び第２ゲート酸
化膜３９ａ、３９ｂを成長させる。このとき、酸化促進
イオンであるゲルマニウムイオン３８の濃度が高いほ
ど、酸化膜の成長速度が増加する。これにより、前記第
１ゲート酸化膜３９ａは、前記ゲルマニウムイオン３８
が半導体基板３１で最大濃度を有するため厚く成長す
る。また、前記第２ゲート酸化膜３９ｂは、前記ゲルマ
ニウムイオン３８が半導体基板３１に最低濃度で注入さ
れるか又はほとんど注入されないため薄く成長する。ゆ
えに、ゲルマニウムイオン３８を半導体基板３１に対し
て均一に注入しても、前記第１ゲート酸化膜３９ａと第
２ゲート酸化膜３９ｂとの厚さが互いに異なるようにな
る。そして、前記ゲルマニウムイオン３８はキャリヤの
移動度を増大させる役割を果すとともに、前記半導体基
板３１と第１及び第２ゲート酸化膜３９ａ、３９ｂとの
界面を平坦化する役割も果たす。
酸化膜３６を除去した後、前記ゲルマニウムイオン３８
の注入された全面に熱酸化工程で第１及び第２ゲート酸
化膜３９ａ、３９ｂを成長させる。このとき、酸化促進
イオンであるゲルマニウムイオン３８の濃度が高いほ
ど、酸化膜の成長速度が増加する。これにより、前記第
１ゲート酸化膜３９ａは、前記ゲルマニウムイオン３８
が半導体基板３１で最大濃度を有するため厚く成長す
る。また、前記第２ゲート酸化膜３９ｂは、前記ゲルマ
ニウムイオン３８が半導体基板３１に最低濃度で注入さ
れるか又はほとんど注入されないため薄く成長する。ゆ
えに、ゲルマニウムイオン３８を半導体基板３１に対し
て均一に注入しても、前記第１ゲート酸化膜３９ａと第
２ゲート酸化膜３９ｂとの厚さが互いに異なるようにな
る。そして、前記ゲルマニウムイオン３８はキャリヤの
移動度を増大させる役割を果すとともに、前記半導体基
板３１と第１及び第２ゲート酸化膜３９ａ、３９ｂとの
界面を平坦化する役割も果たす。
【００２０】以上説明したように、本実施形態の半導体
素子の製造方法によれば、基板３１上にゲルマニウムイ
オン３８を異なる濃度で分布させることにより、異なる
厚みを有する第１及び第２ゲート酸化膜３９ａ，３９ｂ
を容易に形成することができる。従来の製造方法では、
第１ゲート酸化膜１６，１８は、２回の熱処理工程を経
て形成されているのに対して、本実施形態では、１回の
熱処理工程で異なる厚みを有する第１及び第２の酸化膜
３９ａ，３９ｂの双方を同時に形成することができる。
その結果、第１及び第２の酸化膜３９ａ，３９ｂは単一
の層から形成される。また、スクリーン酸化膜３６を形
成するために、熱酸化処理以外の簡単なプロセスを用い
ることにより、製造工程を簡略化することができる。
素子の製造方法によれば、基板３１上にゲルマニウムイ
オン３８を異なる濃度で分布させることにより、異なる
厚みを有する第１及び第２ゲート酸化膜３９ａ，３９ｂ
を容易に形成することができる。従来の製造方法では、
第１ゲート酸化膜１６，１８は、２回の熱処理工程を経
て形成されているのに対して、本実施形態では、１回の
熱処理工程で異なる厚みを有する第１及び第２の酸化膜
３９ａ，３９ｂの双方を同時に形成することができる。
その結果、第１及び第２の酸化膜３９ａ，３９ｂは単一
の層から形成される。また、スクリーン酸化膜３６を形
成するために、熱酸化処理以外の簡単なプロセスを用い
ることにより、製造工程を簡略化することができる。
【００２１】また、前記絶縁膜３６上に感光膜３７を塗
布しているが、ゲルマニウムイオン３８の注入後にその
絶縁膜３６を取り除いている。その結果、感光膜３７に
よる前記第１及び第２ゲート酸化膜３９ａ，３９ｂの汚
染を確実に回避して、素子の信頼性を向上させることが
できる。
布しているが、ゲルマニウムイオン３８の注入後にその
絶縁膜３６を取り除いている。その結果、感光膜３７に
よる前記第１及び第２ゲート酸化膜３９ａ，３９ｂの汚
染を確実に回避して、素子の信頼性を向上させることが
できる。
【００２２】更に、ＭＯＳのチャネルとなる領域に前記
ゲルマニウムイオンを注入して前記ＭＯＳのチャネル移
動度を増加させている。このため、前記ＭＯＳの動作速
度を向上させる等、素子の特性を向上させることができ
る。
ゲルマニウムイオンを注入して前記ＭＯＳのチャネル移
動度を増加させている。このため、前記ＭＯＳの動作速
度を向上させる等、素子の特性を向上させることができ
る。
【００２３】
【発明の効果】請求項１の発明によれば、酸化促進イオ
ンが、半導体基板上の絶縁膜の有無に応じて、第１ゲー
ト酸化膜形成領域では半導体基板に最大濃度に注入され
る反面、第２ゲート酸化膜形成領域では前記半導体基板
に最低濃度に注入されるか又はほとんど注入されない。
これにより、その後に行う酸化処理によって前記第１及
び第２ゲート酸化膜をそれらの厚みが互いに異なるよう
に成長させているため、デュアルゲート酸化膜の製造工
程が簡単である。
ンが、半導体基板上の絶縁膜の有無に応じて、第１ゲー
ト酸化膜形成領域では半導体基板に最大濃度に注入され
る反面、第２ゲート酸化膜形成領域では前記半導体基板
に最低濃度に注入されるか又はほとんど注入されない。
これにより、その後に行う酸化処理によって前記第１及
び第２ゲート酸化膜をそれらの厚みが互いに異なるよう
に成長させているため、デュアルゲート酸化膜の製造工
程が簡単である。
【００２４】請求項２の発明は、酸化促進イオンとして
ゲルマニウムイオンを用いるため、酸化膜成長速度を増
加させながらキャリヤの移動度を増大させることができ
る。また、ゲルマニウムイオンは、前記半導体基板とゲ
ート酸化膜との界面を平坦化する効果を奏する。
ゲルマニウムイオンを用いるため、酸化膜成長速度を増
加させながらキャリヤの移動度を増大させることができ
る。また、ゲルマニウムイオンは、前記半導体基板とゲ
ート酸化膜との界面を平坦化する効果を奏する。
【図１】 従来のデュアルゲート酸化膜形成方法を工程
順に示す断面図。
順に示す断面図。
【図２】 図１に引き続き行われる従来のデュアルゲー
ト酸化膜形成方法を工程順に示す断面図。
ト酸化膜形成方法を工程順に示す断面図。
【図３】 本発明の一実施形態のデュアルゲート酸化膜
の形成方法を工程順に示す断面図。
の形成方法を工程順に示す断面図。
【図４】 図３に引き続き行われるデュアルゲート酸化
膜の形成方法を工程順に示す断面図。
膜の形成方法を工程順に示す断面図。
【図５】 図４の工程におけるゲルマニウムイオンの濃
度分布図。
度分布図。
３１ 半導体基板 ３２ 第１酸化膜 ３３ 窒化膜 ３４ 第１感光膜 ３５ 隔離膜としてのフィールド酸化膜 ３６ 絶縁膜としてのスクリーン酸化膜 ３７ 第２感光膜 ３８ ゲルマニウムイオン ３９ａ 第１ゲート酸化膜 ３９ｂ 第２ゲート酸化膜
Claims (2)
- 【請求項１】 第１及び第２ゲート酸化膜をそれぞれ
形成するための第１及び第２ゲート酸化膜領域と、同第
１及び第２ゲート酸化膜領域を分離するための隔離領域
とが定義されている基板を用意する段階と、 前記隔離領域に対応する基板上に隔離膜を形成する段階
と、 前記隔離膜を含む第２ゲート酸化膜形成領域のみに対応
する基板上に絶縁膜を形成する段階と、 前記絶縁膜をマスクとして用いて基板の全面に酸化促進
イオンを注入する段階と、 前記絶縁膜を除去する段階と、 露出された基板の表面を酸化して、前記第１及び第２ゲ
ート酸化膜形成領域にそれぞれ第１ゲート酸化膜と、同
第１ゲート酸化膜より薄い第２ゲート酸化膜とを同時に
成長させる段階と、を備えることを特徴とする半導体素
子の製造方法。 - 【請求項２】 前記酸化促進イオンとしてゲルマニウ
ムイオンを用いることを特徴とする請求項１記載の半導
体素子の製造方法。
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