JPH11234122A - ディジタルｐｌｌ回路とクロックの生成方法 - Google Patents

ディジタルｐｌｌ回路とクロックの生成方法

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JPH11234122A
JPH11234122A JP10029586A JP2958698A JPH11234122A JP H11234122 A JPH11234122 A JP H11234122A JP 10029586 A JP10029586 A JP 10029586A JP 2958698 A JP2958698 A JP 2958698A JP H11234122 A JPH11234122 A JP H11234122A
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Abstract

(57)【要約】 【課題】 外部からのノイズや電源からのノイズの影響
を受け難く、しかも、位相が一定の安定したクロックの
出力を可能にしたディジタルＰＬＬ回路を提供する。 【解決手段】 第１のディジタルＰＬＬ回路５１と、こ
のディジタルＰＬＬ回路５１から周波数が同じで位相の
みが異なる複数の出力信号１０３を生成する信号生成回
路８Ａと、前記信号生成回路８Ａからの信号１０３を切
換可能にした信号切換回路８と、この信号切換回路８の
出力信号１０４を分周する分周回路９と、基準となる信
号１０２の位相と前記分周回路９の出力信号１０８の位
相とを比較する位相比較回路６と、この位相比較回路６
の位相差を検出するアップダウンカウンタ１１と、この
アップダウンカウンタ１１と前記信号切換回路８との間
に設けられたフィルタ７とからなり、前記アップダウン
カウンタ１１の出力に基づき前記信号生成回路８からの
信号を切換えるようにした第２のＰＬＬ回路５２とで構
成したことを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ディジタルＰＬＬ
回路とクロックの生成方法に係わり、特に、外部からの
ノイズや電源からのノイズの影響を受け難く、しかも、
位相が一定の安定したクロックの出力を可能にしたディ
ジタルＰＬＬ回路に関する。
【０００２】
【従来の技術】コンピュータに接続されるディスプレイ
装置においては、外部からの垂直，水平同期信号に同期
させて表示を行う。特に、水平同期信号を基準に水平の
走査線を制御するためのクロックは精度良く、また、ジ
ッタが無いクロックでないとディスプレイの表示が歪ん
だり揺れたりする。
【０００３】従来の回路は図９で示す通り、Ｘ’ｔａｌ
発振回路６１、周波数検出回路６０、位相比較回路６
２、フィルタ６３、ＶＣＯ６４、１／Ｍ分周回路６９で
構成されていた。周波数検出回路６０において水平同期
信号１０２の周期を既知の周波数で発振するＸ’ｔａｌ
発振回路６１のクロックで計数し、１／Ｍ分周回路６９
の分周値を設定する。
【０００４】１／Ｍ分周回路６９の出力２０５と水平同
期信号１０２の位相を位相比較回路６２で比較し、その
結果をフィルタ６３で平滑し、ＶＣＯ６４の周波数を制
御する。このように構成したＰＬＬ回路ではフィルタ６
３で平滑された電圧でＶＣＯ６４の発振周波数を決定す
るため、このフィルタに、外部からのノイズや電源ノイ
ズが乗るとそのままＶＣＯ６４の発振周波数を変動さ
せ、出力であるシステムクロック２０４にジッタが発生
する。
【０００５】又、入力される水平同期信号１０２の周波
数に対し必要とするシステムクロック２０４の周波数の
関係から１／Ｍ分周回路６９での分周は数千分周となり
数千クロックに１回しか位相比較が行われないため、位
相比較結果によるフィードバックがかかりにくく、ノイ
ズにより周波数の変動が発生すると元の周波数に収束す
るのに時間がかかるため、ノイズによるジッタを押さえ
ることができなかった。
【０００６】なお、上記したようなジッタの影響を少な
くするものとして特開平２−１４６１８号公報が知られ
ている。
【０００７】
【発明が解決しようとする課題】本発明の目的は、上記
した従来技術の欠点を改良し、特に、外部からのノイズ
や電源からのノイズの影響を受け難く、しかも、位相が
一定の安定したクロックの出力を可能にした新規なディ
ジタルＰＬＬ回路とクロックの生成方法を提供するもの
である。
【０００８】
【課題を解決するための手段】本発明は上記した目的を
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。即ち、本発明に係わるデ
ィジタルＰＬＬ回路の第１態様は、電圧制御発振器の発
振出力を１／Ｎ分周器で分周し、この分周した信号と基
準発振器の出力信号とを位相比較して前記電圧制御発振
器の発振周波数を制御すると共に、この前記電圧制御発
振器の発振出力を取り出す第１のディジタルＰＬＬ回路
と、前記第１のディジタルＰＬＬ回路の電圧制御発振器
から周波数が同じで位相のみが異なる複数の出力信号を
生成する信号生成回路と、前記信号生成回路からの信号
を切換可能にした信号切換回路と、この信号切換回路の
出力信号を分周する分周回路と、基準となる信号の位相
と前記分周回路の出力信号の位相とを比較する位相比較
回路と、この位相比較回路の位相差を検出するアップダ
ウンカウンタと、このアップダウンカウンタと前記信号
切換回路との間に設けられたフィルタとからなり、前記
アップダウンカウンタの出力に基づき前記信号生成回路
からの信号を切換えるようにした第２のディジタルＰＬ
Ｌ回路とで構成し、前記第２のディジタルＰＬＬ回路で
前記基準となる信号の位相に同期したクロックを得ると
共に、前記基準となる信号の間の時間では、前記第１の
ディジタルＰＬＬ回路でＮ回位相比較されたクロックを
得ることを特徴とするものであり、又、第２態様は、前
記第１のディジタルＰＬＬ回路の電圧制御発振回路は、
反転回路を奇数段ループ状に縦続接続したものであり、
前記信号生成回路は、前記反転回路の接続線路より位相
の異なる信号を夫々取り出すように構成したことを特徴
とするものであり、又、第３態様は、前記接続線路から
は、夫々位相が１８０度異なる信号を取り出すように構
成したことを特徴とするものであり、又、第４態様は、
前記信号切換回路には、前記信号生成回路の出力である
位相の異なる複数の信号を選択するためスイッチング手
段が設けられていることを特徴とするものであり、又、
第５態様は、前記第２のディジタルＰＬＬ回路の基準と
なる信号は、水平同期信号であることを特徴とするもの
である。
【０００９】又、本発明に係るディジタルＰＬＬ回路の
クロック生成の方法の態様は、第１のディジタルＰＬＬ
回路から位相の異なる複数の信号を生成し、前記複数の
信号から所定の信号を選択すると共にこの信号を分周
し、この信号の位相と基準信号の位相とを第２のディジ
タルＰＬＬ回路の位相比較回路で比較すると共に、その
比較結果に基づき前記位相の異なる複数の信号から位相
差をなくすような信号を選択することで、基準信号の位
相に同期したクロックを得るようにしたものである。
【００１０】
【発明の実施の形態】本発明のＰＬＬ回路は、第１のＰ
ＬＬ回路と、第２のＰＬＬ回路とからなり、前記第１の
ＰＬＬ回路の電圧制御発振器は周波数が同じで位相のみ
が異なる出力信号を生成すると共に、前記第２のＰＬＬ
回路は、第２のＰＬＬ回路の位相比較器に入力する基準
信号と前記第１のＰＬＬ回路の出力信号との位相差がな
くなるように前記第１のＰＬＬ回路の出力信号を切換え
て制御することを特徴とするものである。
【００１１】即ち、本発明は、基準クロックとしてＸ’
ｔａｌ発振回路１を持ち、その発振クロック１０１を第
１のディジタルＰＬＬ回路５１でＮ逓倍し、さらにその
出力である基準クロック１０３を第２のディジタルＰＬ
Ｌ回路５２の信号切換回路８で切換えて使用することで
水平同期信号１０２と位相が合ったシステムクロック１
０４を得るように構成している。
【００１２】第１のディジタルＰＬＬ回路５１は位相比
較回路２、フィルタ３、電圧制御発振器（ＶＣＯ）４、
１／Ｎ分周回路５で構成する。特に、ＶＣＯ４を奇数段
の反転回路で構成することでＸ’ｔａｌ発振回路１の発
振クロック１０１に対しＮ逓倍された複数の位相差を持
つ基準クロック１０３を生成している。第２のディジタ
ルＰＬＬ回路５２は位相比較回路６、アップダウンカウ
ンタ１１、ディジタルフィルタ７、信号切換回路８、１
／Ｍ分周回路９で構成し、第１のＰＬＬ回路５１からの
基準クロック１０３を信号切換回路８で水平同期信号１
０２と位相が合った基準クロックを選択しシステムクロ
ック１０４として出力する。
【００１３】また、周波数検出回路１０は水平同期信号
１０２の周期を既知の周波数で発振するＸ’ｔａｌ発振
回路１のクロックで計数し、１／Ｍ分周回路９の分周値
を設定する。
【００１４】
【実施例】以下に、本発明に係わるディジタルＰＬＬ回
路とクロックの生成方法の具体例を図面を参照しながら
詳細に説明する。図１は、本発明に係わるディジタルＰ
ＬＬ回路の具体例を示すブロック図であって、図には、
電圧制御発振器４の発振出力を１／Ｎ分周器５で分周
し、この分周した信号１０９と基準発振器１の出力信号
１０１とを位相比較して前記電圧制御発振器４の発振周
波数を制御すると共に、この電圧制御発振器４の発振出
力を取り出す第１のディジタルＰＬＬ回路５１と、前記
第１のディジタルＰＬＬ回路５１の電圧制御発振器４か
ら周波数が同じで位相のみが異なる複数の出力信号を生
成する信号生成回路８Ａと、前記信号生成回路８Ａから
の信号１０３を切換可能にした信号切換回路８と、この
信号切換回路８の出力信号１０４を分周する分周回路９
と、基準となる信号１０２の位相と前記分周回路９の出
力信号１０８の位相とを比較する位相比較回路６と、こ
の位相比較回路６の位相差を検出するアップダウンカウ
ンタ１１と、このアップダウンカウンタ１１と前記信号
切換回路８との間に設けられたフィルタ７とからなり、
前記アップダウンカウンタ１１の出力に基づき前記信号
生成回路８からの信号を切換えるようにした第２のディ
ジタルＰＬＬ回路５２とで構成し、前記第２のディジタ
ルＰＬＬ回路で前記基準となる信号の位相に同期したク
ロックを得ると共に、前記基準となる信号の間の時間で
は、前記第１のディジタルＰＬＬ回路でＮ回位相比較さ
れたクロックを得ることを特徴とするディジタルＰＬＬ
回路が示されている。
【００１５】又、前記第１のディジタルＰＬＬ回路５１
の電圧制御発振回路４は、反転回路４Ａを奇数段ループ
状に縦続接続したものであり、前記信号生成回路８Ａ
は、前記反転回路４Ａの接続線路Ｊより位相の異なる信
号１０３−Ａ〜１０３−Ｆを夫々取り出すように構成し
たことが示され、又、前記接続線路Ｊからは、夫々位相
が１８０度異なる信号１０３−Ａ、１０３−Ｂ（１０３
−Ｃ、１０３−Ｄ）を取り出すように構成したことが示
されている。
【００１６】次に、本発明を更に詳細に説明する。第１
のディジタルＰＬＬ回路５１では、Ｘ’ｔａｌ発振回路
１からの発振クロック１０１と１／Ｎ分周回路５からの
位相比較信号１０９の周期および位相を位相比較回路２
で比較する。位相比較信号１０９の周期が発振クロック
１０１の周期よりが早い場合には電圧制御発振器（ＶＣ
Ｏ）４の発振周波数を下げるよう位相比較回路２、フィ
ルタ３が動作する。逆に位相比較信号１０９の周期が発
振クロック１０１の周期よりが遅い場合にはＶＣＯ４の
発振周波数を上げるよう位相比較回路２、フィルタ３が
動作する。
【００１７】そして、ＶＣＯ４の出力である基準クロッ
ク１０３を信号切換回路８へ出力すると共に１／Ｎ分周
回路５で分周し位相比較回路２へ戻し第１のＰＬＬ回路
５１を構成する。一方、第２のディジタルＰＬＬ回路５
２は水平同期信号１０２と１／Ｍ分周回路９の出力１０
８の位相を位相比較回路６で比較する。そして、位相比
較回路６での位相比較結果をアップダウンカウンタ１１
でカウントし、さらにディジタルフィルタ７でフィルタ
をかけ信号切換回路８を制御し、第１のディジタルＰＬ
Ｌ回路５１からの複数の基準クロック１０３から位相の
合った信号を切換えて出力することで、ジッタの少ない
システムクロック１０４を出力すると共に、このシステ
ムクロック１０４を１／Ｍ分周回路９で分周し、更に、
位相比較回路６へ戻し第２のディジタルＰＬＬ回路５２
を構成している。
【００１８】図２は図１のＶＣＯ４の１実施例を示す回
路図である。制御電圧により位相の調整を可能にした反
転回路４Ａを３段縦続接続して発振ループを構成し、そ
れぞれの反転回路４Ａからの出力として１８０度位相の
異なる１組の信号を合わせて６つ、即ち、基準クロック
１０３−Ａ〜１０３−Ｆを作り信号切換回路８に出力す
る。
【００１９】この場合、基準クロック１０３−Ａに対し
１８０度位相の異なる基準クロック１０３−Ｂはインバ
ータ８Ｂを設けることで、生成される。図３はＶＣＯ４
の動作を説明するタイミングチャートである。６本の基
準クロックはそれぞれ位相差を持ち１０３−Ａ、１０３
−Ｆ、１０３−Ｃ、１０３−Ｂ、１０３−Ｅ、１０３−
Ｄ、１０３−Ａの順にそれぞれ６０°の位相差を持った
信号となる。
【００２０】図４は位相比較回路６とカウンタ１１の動
作を表すタイミングチャートである。位相比較回路６は
入力される水平同期信号１０２と分周出力１０８の信号
の変化するエッジを比較する。分周出力１０８が水平同
期信号１０２より遅い場合にはその位相差に対応するカ
ウントダウン信号を出力し、即ちカウンタ１１はカウン
ト値を減少させ（図４（ａ））、又、分周出力１０８が
水平同期信号１０２より早い場合にはその位相差に対応
するカウントアップ信号を出力し、カウンタ１１はカウ
ント値を増加させる（図４（ｂ））。
【００２１】図５はディジタルフィルタの具体例を示す
ブロック図である。本具体例のディジタルフィルタ７は
無限長インパルス応答（Ｉｎｆｉｎｉｔｅ Ｉｍｐｕｌ
ｓｅＲｅｓｐｏｎｓｅ）ディジタルフィルタで、加算器
２１、乗算器２４〜２８及び遅延回路２２、２３で構成
する。遅延回路２２、２３はそれぞれ水平同期信号の１
周期分の遅延量を持ち、又、乗算器２４〜２８の乗算係
数をそれぞれ設定し必要とするフィルタ特性を得る。
【００２２】図６は信号切換回路８を示し、この信号切
換回路８は、カウンタ１１の値と加算器のもつ前の補正
データとを加算する加算器３１と、加算器３１内のデー
タに基づき切換スイッチ（切換手段）３３を制御する論
理積回路３２と、切換スイッチ３３とで構成される。加
算器３１にはディジタルフィルタ７からの出力を水平同
期信号１周期に１回加減算され、所定の基準クロック１
０３が選択される。
【００２３】従って、水平同期信号１０２が入力する都
度、カウンタ１１の値（正、負）に基づき信号切換回路
８では信号生成回路８Ａの所定の信号１０３を選択し、
この信号を１／Ｍ分周回路９に導くから、速やかに位相
比較器６での位相差がなくなるように制御され、常に水
平同期信号１０２に同期したシステムクロック１０４が
出力される。
【００２４】このように、本発明のディジタルＰＬＬ回
路では、第２のディジタルＰＬＬ回路５２で水平同期信
号１０２に同期して位相比較されると共に、２つの水平
同期信号の間では、第１のディジタルＰＬＬ回路５１で
基準クロック１０３が位相比較され、位相が制御される
から、位相制御される頻度が高く、クロックの精度が向
上する。
【００２５】なお、システムクロック１０４の許容出来
るジッタ時間と、Ｘ’ｔａｌ発振回路１の発振周波数
と、１／Ｎ分周回路５の分周値とＶＣＯ４の反転回路の
段数との関係は、
【００２６】
【数１】
【００２７】が成り立つよう回路を構成することが必要
である。例えば、システムクロック１０４の許容できる
ジッタ時間を１．０ｎｓとすると、Ｘ’ｔａｌ発振回路
１の発振周波数を２１ＭＨｚ、１／Ｎ分周回路５の分周
値を８、ＶＣＯ４の反転回路の段数を３とすれば、ＶＣ
Ｏ４の発振周波数は１６８ＭＨｚとなり、基準クロック
１０３の６本の信号は０．９９ｎｓの位相差を持ち、こ
の信号を切り換えて使用することで、１．０ｎｓ以下に
することができる。
【００２８】図８は本発明の他の具体例であり、図８は
反転回路４Ａを５段で構成した例であり、１０本の基準
クロックはそれぞれ３６°の位相差を持ち１０３−Ａ、
１０３−Ｈ、１０３−Ｃ、１０３−Ｊ、１０３−Ｅ、１
０３−Ｂ、１０３−Ｇ、１０３−Ｄ、１０３−Ｉ、１０
３−Ｆの順に位相差を持った信号となり、加算器３１は
１０進１桁での加減算を行う。
【００２９】従って、反転回路は３段以上で、且つ、奇
数段で構成されていればよい。
【００３０】
【発明の効果】本発明は上述のように構成したので、第
１のＰＬＬ回路の１／Ｎ分周回路の分周値を１／８程度
の設定することで、基準クロックに対し位相比較による
制御をかける頻度が高くなり、精度高い基準クロックを
作ることができるから、高品質の画像を表示することが
可能になる。
【図面の簡単な説明】
【図１】本発明のブロック図である。
【図２】電圧制御発振器（ＶＣＯ）の具体的構成を示す
回路図である。
【図３】電圧制御発振器の出力する信号のタイムチャー
トである。
【図４】カウンタの動作を示す図である。
【図５】ディジタルフィルタの一例を示すブロック図で
ある。
【図６】信号切換回路の要部のブロック図である。
【図７】電圧制御発振器の他の具体的構成を示す回路図
である。
【図８】信号切換回路の他の具体例のブロック図であ
る。
【図９】従来技術のブロック図である。
【符号の説明】
１ Ｘ’ｔａｌ発振回路 ２、６ 位相比較回路 ３ フィルタ ４ 電圧制御発振器（ＶＣＯ） ４Ａ 反転回路 ５、９ 分周回路 ７ ディジタルフィルタ ８ 信号切換回路 ８Ａ 信号生成回路 １０ 周波数検出回路 １１ カウンタ ５１、５２ ディジタルＰＬＬ回路 １０１ 発振クロック １０２ 水平同期信号 １０３ −Ａ〜１０３−Ｆ 基準クロック １０４ システムクロック １０８ 分周出力 １０９ 位相比較信号 Ｊ 接続線路
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１１年１月８日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【数１】
【請求項７】 第１のディジタルＰＬＬ回路では、この
第１のディジタルＰＬＬ回路の出力周波数を固定分周器
で分周すると共に、周波数が同じで位相の異なる複数の
信号を生成し、第２のディジタルＰＬＬ回路では、前記
第１のディジタルＰＬＬ回路が生成した複数の信号を選
択すると共に、この選択した信号を可変分周器で分周
し、この分周した信号の位相と基準信号の位相とを第２
のディジタルＰＬＬ回路の位相比較回路で比較し、その
比較結果に基づき前記位相の異なる複数の信号から位相
差をなくすような信号を選択することで、前記基準信号
の位相に同期したクロックを得るようにしたディジタル
ＰＬＬ回路のクロックの生成方法。 ─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１１年４月２３日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【数１】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正内容】
【０００８】
【課題を解決するための手段】本発明は上記した目的を
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。即ち、本発明に係わるデ
ィジタルＰＬＬ回路の第１態様は、電圧制御発振器の発
振周波数を固定分周器で１／Ｎに分周し、この分周した
信号と基準発振器の出力信号とを位相比較して前記電圧
制御発振器の発振周波数を制御すると共に、この前記電
圧制御発振器の発振出力を取り出す第１のディジタルＰ
ＬＬ回路と、前記第１のディジタルＰＬＬ回路の電圧制
御発振器から周波数が同じで位相のみが異なる複数の出
力信号を生成する信号生成回路と、前記信号生成回路か
らの信号を切換可能にした信号切換回路と、この信号切
換回路の出力信号を分周する可変分周回路と、基準とな
る信号の位相と前記可変分周回路の出力信号の位相とを
比較する位相比較回路と、この位相比較回路の位相差を
検出するアップダウンカウンタと、このアップダウンカ
ウンタと前記信号切換回路との間に設けられたフィルタ
とからなり、前記アップダウンカウンタの出力に基づき
前記信号生成回路からの信号を切換えるようにした第２
のディジタルＰＬＬ回路と、前記第１のディジタルＰＬ
Ｌ回路の基準発振器の出力信号の周波数と第２のディジ
タルＰＬＬ回路の基準となる信号の周波数とを検出する
と共に、この検出結果に基づき、前記第２のディジタル
ＰＬＬ回路の可変分周回路を制御する周波数検出回路と
で構成し、前記第２のディジタルＰＬＬ回路で前記基準
となる信号の位相に同期したクロックを得ると共に、前
記基準となる信号の間の時間では、前記第１のディジタ
ルＰＬＬ回路でＮ回位相比較されたクロックを得ること
を特徴とするものであり、又、第２態様は、前記第１の
ディジタルＰＬＬ回路の電圧制御発振器（ＶＣＯ）は、
反転回路を奇数段ループ状に縦続接続したものであり、
システムクロックの許容できる時間と、前記第１のディ
ジタルＰＬＬ回路の基準発振回路の発振周期と、第１の
ディジタルＰＬＬ回路の固定分周器の分周値と、第１の
ディジタルＰＬＬ回路の電圧制御発振器の反転回路の段
数との関係は、前記「数１」の関係を満足することを特
徴とするものであり、又、第３態様は、前記フィルタ
は、ディジタルフィルタであることを特徴とするもので
あり、又、第４態様は、前記第２のディジタルＰＬＬ回
路の基準となる信号は、水平同期信号であることを特徴
とするものである。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正内容】
【０００９】又、本発明に係るディジタルＰＬＬ回路の
クロック生成の方法の態様は、第１のディジタルＰＬＬ
回路では、この第１のディジタルＰＬＬ回路の出力周波
数を固定分周器で分周すると共に、周波数が同じで位相
の異なる複数の信号を生成し、前記第１のディジタルＰ
ＬＬ回路の基準発振器の出力信号の周波数と第２のディ
ジタルＰＬＬ回路の基準となる信号の周波数とを検出
し、この検出結果に基づき、前記第２のディジタルＰＬ
Ｌ回路の可変分周回路を制御すると共に、第２のディジ
タルＰＬＬ回路では、前記第１のディジタルＰＬＬ回路
が生成した複数の信号から一つの信号を選択し、この選
択した信号を前記可変分周器で分周し、この分周した信
号の位相と基準信号の位相とを第２のディジタルＰＬＬ
回路の位相比較回路で比較し、その比較結果に基づき前
記位相の異なる複数の信号から位相差をなくすような信
号を選択することで、前記基準信号の位相に同期したク
ロックを得るようにしたことを特徴とするものである。

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 第１のＰＬＬ回路と、第２のＰＬＬ回路
    とからなり、前記第１のＰＬＬ回路の電圧制御発振器は
    周波数が同じで位相のみが異なる出力信号を生成すると
    共に、前記第２のＰＬＬ回路は、第２のＰＬＬ回路の位
    相比較器に入力する基準信号と前記第１のＰＬＬ回路の
    出力信号との位相差がなくなるように前記第１のＰＬＬ
    回路の出力信号を切換えて制御することを特徴とするＰ
    ＬＬ回路。
  2. 【請求項２】 電圧制御発振器の発振出力を１／Ｎ分周
    器で分周し、この分周した信号と基準発振器の出力信号
    とを位相比較して前記電圧制御発振器の発振周波数を制
    御すると共に、この前記電圧制御発振器の発振出力を取
    り出す第１のディジタルＰＬＬ回路と、 前記第１のディジタルＰＬＬ回路の電圧制御発振器から
    周波数が同じで位相のみが異なる複数の出力信号を生成
    する信号生成回路と、 前記信号生成回路からの信号を切換可能にした信号切換
    回路と、この信号切換回路の出力信号を分周する分周回
    路と、基準となる信号の位相と前記分周回路の出力信号
    の位相とを比較する位相比較回路と、この位相比較回路
    の位相差を検出するアップダウンカウンタと、このアッ
    プダウンカウンタと前記信号切換回路との間に設けられ
    たフィルタとからなり、前記アップダウンカウンタの出
    力に基づき前記信号生成回路からの信号を切換えるよう
    にした第２のディジタルＰＬＬ回路とで構成し、 前記第２のディジタルＰＬＬ回路で前記基準となる信号
    の位相に同期したクロックを得ると共に、前記基準とな
    る信号の間の時間では、前記第１のディジタルＰＬＬ回
    路でＮ回位相比較されたクロックを得ることを特徴とす
    るディジタルＰＬＬ回路。
  3. 【請求項３】 前記第１のディジタルＰＬＬ回路の電圧
    制御発振回路は、反転回路を奇数段ループ状に縦続接続
    したものであり、前記信号生成回路は、前記反転回路の
    接続線路より位相の異なる信号を夫々取り出すように構
    成したことを特徴とする請求項２記載のディジタルＰＬ
    Ｌ回路。
  4. 【請求項４】 前記接続線路からは、夫々位相が１８０
    度異なる信号を取り出すように構成したことを特徴とす
    る請求項３記載のディジタルＰＬＬ回路。
  5. 【請求項５】 前記信号切換回路には、前記信号生成回
    路の出力である位相の異なる複数の信号を選択するため
    スイッチング手段が設けられていることを特徴とする請
    求項２乃至４の何れかに記載のディジタルＰＬＬ回路。
  6. 【請求項６】 前記第２のディジタルＰＬＬ回路の基準
    となる信号は、水平同期信号であることを特徴とする請
    求項１乃至５の何れかに記載のディジタルＰＬＬ回路。
  7. 【請求項７】 第１のディジタルＰＬＬ回路から位相の
    異なる複数の信号を生成し、前記複数の信号から所定の
    信号を選択すると共にこの信号を分周し、この信号の位
    相と基準信号の位相とを第２のディジタルＰＬＬ回路の
    位相比較回路で比較すると共に、その比較結果に基づき
    前記位相の異なる複数の信号から位相差をなくすような
    信号を選択することで、前記基準信号の位相に同期した
    クロックを得るようにしたディジタルＰＬＬ回路のクロ
    ック生成方法。
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