JPH11261393A - 制御ロジック演算用遅延タイマ装置 - Google Patents
制御ロジック演算用遅延タイマ装置Info
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- JPH11261393A JPH11261393A JP6329598A JP6329598A JPH11261393A JP H11261393 A JPH11261393 A JP H11261393A JP 6329598 A JP6329598 A JP 6329598A JP 6329598 A JP6329598 A JP 6329598A JP H11261393 A JPH11261393 A JP H11261393A
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- control logic
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- timer
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Abstract
(57)【要約】
【課題】 この発明は、タイマ設定時間を外部から動的
に変更することのできる制御ロジック演算用遅延タイマ
装置を得る。 【解決手段】 所定時間による遅延動作を行うタイマ要
素と、オンオフ信号からなる入力信号Ｓｉを取り込む入
力端子Ｔ１と、オンオフ信号からなる出力信号Ｓｏを出
力する出力端子Ｔ２とを有し、入力信号のオンタイミン
グを所定時間だけ遅延した出力信号を出力する制御ロジ
ック演算用遅延タイマ装置において、数値信号からなる
設定時間Ｔｉを外部から取り込む第１の外部入力端子Ｔ
３と、設定時間を所定時間としてタイマ要素にロードさ
せるための設定値初期化信号Ｎｓを取り込む第２の外部
入力端子Ｔ４とを備えた。
に変更することのできる制御ロジック演算用遅延タイマ
装置を得る。 【解決手段】 所定時間による遅延動作を行うタイマ要
素と、オンオフ信号からなる入力信号Ｓｉを取り込む入
力端子Ｔ１と、オンオフ信号からなる出力信号Ｓｏを出
力する出力端子Ｔ２とを有し、入力信号のオンタイミン
グを所定時間だけ遅延した出力信号を出力する制御ロジ
ック演算用遅延タイマ装置において、数値信号からなる
設定時間Ｔｉを外部から取り込む第１の外部入力端子Ｔ
３と、設定時間を所定時間としてタイマ要素にロードさ
せるための設定値初期化信号Ｎｓを取り込む第２の外部
入力端子Ｔ４とを備えた。
Description
【０００１】
【発明の属する技術分野】この発明は、デジタル制御シ
ステムに用いられる制御ロジック演算用遅延タイマ装置
に関し、特にタイマ設定時間を外部から任意に変更する
ことのできる制御ロジック演算用遅延タイマ装置に関す
るものである。
ステムに用いられる制御ロジック演算用遅延タイマ装置
に関し、特にタイマ設定時間を外部から任意に変更する
ことのできる制御ロジック演算用遅延タイマ装置に関す
るものである。
【０００２】
【従来の技術】図４は従来の制御ロジック演算用遅延タ
イマ装置を示すブロック図である。図４において、１は
タイマ要素（図示せず）を有する遅延タイマであり、入
力端子Ｔ１および出力端子Ｔ２を有する。
イマ装置を示すブロック図である。図４において、１は
タイマ要素（図示せず）を有する遅延タイマであり、入
力端子Ｔ１および出力端子Ｔ２を有する。
【０００３】Ｓｉは遅延タイマ１の入力端子Ｔ１に入力
される入力信号、Ｓｏは遅延タイマ１の出力端子Ｔ２か
ら出力される出力信号である。入力信号Ｓｉおよび出力
信号Ｓｏは、いずれもオンオフ信号からなり、ここでは
破線矢印で示されている。
される入力信号、Ｓｏは遅延タイマ１の出力端子Ｔ２か
ら出力される出力信号である。入力信号Ｓｉおよび出力
信号Ｓｏは、いずれもオンオフ信号からなり、ここでは
破線矢印で示されている。
【０００４】次に、図５のタイミングチャートを参照し
ながら、図４に示した従来の制御ロジック演算用遅延タ
イマ装置の動作について説明する。ここでは、遅延タイ
マ内のタイマ要素は、あらかじめ設定された所定時間Ｔ
により動作するものとする。
ながら、図４に示した従来の制御ロジック演算用遅延タ
イマ装置の動作について説明する。ここでは、遅延タイ
マ内のタイマ要素は、あらかじめ設定された所定時間Ｔ
により動作するものとする。
【０００５】デジタル制御システム（図示せず）の制御
ロジック演算において、入力端子Ｔ１から入力された入
力信号Ｓｉが「０（オフ）」レベルから「１（オン）」
レベルに切り替わると、出力信号Ｓｏは、所定時間Ｔだ
け遅延されたタイミングで「０（オフ）」レベルから
「１（オン）」レベルに切り替わる。
ロジック演算において、入力端子Ｔ１から入力された入
力信号Ｓｉが「０（オフ）」レベルから「１（オン）」
レベルに切り替わると、出力信号Ｓｏは、所定時間Ｔだ
け遅延されたタイミングで「０（オフ）」レベルから
「１（オン）」レベルに切り替わる。
【０００６】また、入力信号Ｓｉが「１（オン）」レベ
ルから「０（オフ）」レベルに切り替わると、出力信号
Ｓｏは、直ちに「１（オン）」レベルから「０（オ
フ）」レベルに切り替わる。このように、制御ロジック
演算において、入力信号Ｓｉを所定時間Ｔだけ遅延させ
た出力信号Ｓｏを得ることができる。
ルから「０（オフ）」レベルに切り替わると、出力信号
Ｓｏは、直ちに「１（オン）」レベルから「０（オ
フ）」レベルに切り替わる。このように、制御ロジック
演算において、入力信号Ｓｉを所定時間Ｔだけ遅延させ
た出力信号Ｓｏを得ることができる。
【０００７】
【発明が解決しようとする課題】従来の制御ロジック演
算用遅延タイマ装置は以上のように、タイマ設定時間
（所定時間Ｔ）に応じたタイマ動作により入力信号Ｓｉ
のオンタイミングを遅延させることができるが、所定時
間Ｔを外部から動的に変更したり、遅延タイマ１の経過
時間を外部に出力する機能を具備していないので、タイ
マ動作を一時的に中断した後に再開したり、途中から他
の遅延タイマに引き続き処理することができないという
問題点があった。
算用遅延タイマ装置は以上のように、タイマ設定時間
（所定時間Ｔ）に応じたタイマ動作により入力信号Ｓｉ
のオンタイミングを遅延させることができるが、所定時
間Ｔを外部から動的に変更したり、遅延タイマ１の経過
時間を外部に出力する機能を具備していないので、タイ
マ動作を一時的に中断した後に再開したり、途中から他
の遅延タイマに引き続き処理することができないという
問題点があった。
【０００８】この発明は上記のような問題点を解決する
ためになされたもので、タイマ設定時間を外部から動的
に変更する機能を具備した制御ロジック演算用遅延タイ
マ装置を得ることを目的とする。
ためになされたもので、タイマ設定時間を外部から動的
に変更する機能を具備した制御ロジック演算用遅延タイ
マ装置を得ることを目的とする。
【０００９】また、この発明は、遅延タイマの経過時間
を外部に出力する機能を具備した制御ロジック演算用遅
延タイマ装置を得ることを目的とする。
を外部に出力する機能を具備した制御ロジック演算用遅
延タイマ装置を得ることを目的とする。
【００１０】さらに、この発明は、遅延タイマの経過時
間を記憶する機能を具備することにより、タイマ動作を
一時的に中断した後に再開したり、途中から他の遅延タ
イマに引き続き処理することができる制御ロジック演算
用遅延タイマ装置を得ることを目的とする。
間を記憶する機能を具備することにより、タイマ動作を
一時的に中断した後に再開したり、途中から他の遅延タ
イマに引き続き処理することができる制御ロジック演算
用遅延タイマ装置を得ることを目的とする。
【００１１】
【課題を解決するための手段】この発明の請求項１に係
る制御ロジック演算用遅延タイマ装置は、所定時間によ
る遅延動作を行うタイマ要素と、オンオフ信号からなる
入力信号を取り込む入力端子と、オンオフ信号からなる
出力信号を出力する出力端子とを有し、入力信号のオン
タイミングを所定時間だけ遅延した出力信号を出力する
制御ロジック演算用遅延タイマ装置において、数値信号
からなる設定時間を外部から取り込む第１の外部入力端
子と、設定時間を所定時間としてタイマ要素にロードさ
せるための設定値初期化信号を取り込む第２の外部入力
端子とを備えたものである。
る制御ロジック演算用遅延タイマ装置は、所定時間によ
る遅延動作を行うタイマ要素と、オンオフ信号からなる
入力信号を取り込む入力端子と、オンオフ信号からなる
出力信号を出力する出力端子とを有し、入力信号のオン
タイミングを所定時間だけ遅延した出力信号を出力する
制御ロジック演算用遅延タイマ装置において、数値信号
からなる設定時間を外部から取り込む第１の外部入力端
子と、設定時間を所定時間としてタイマ要素にロードさ
せるための設定値初期化信号を取り込む第２の外部入力
端子とを備えたものである。
【００１２】また、この発明の請求項２に係る制御ロジ
ック演算用遅延タイマ装置は、請求項１において、入力
信号のオンタイミングからの経過時間を数値信号として
外部に出力する外部出力端子を備えたものである。
ック演算用遅延タイマ装置は、請求項１において、入力
信号のオンタイミングからの経過時間を数値信号として
外部に出力する外部出力端子を備えたものである。
【００１３】また、この発明の請求項３に係る制御ロジ
ック演算用遅延タイマ装置は、請求項２において、制御
ロジック演算の停止時に経過時間を記憶する外部メモリ
と、制御ロジック演算の再開時に、経過時間または設定
時間の一方を第１の外部入力端子に選択的に入力するた
めのスイッチ手段とを備えたものである。
ック演算用遅延タイマ装置は、請求項２において、制御
ロジック演算の停止時に経過時間を記憶する外部メモリ
と、制御ロジック演算の再開時に、経過時間または設定
時間の一方を第１の外部入力端子に選択的に入力するた
めのスイッチ手段とを備えたものである。
【００１４】
【発明の実施の形態】実施の形態１．以下、この発明の
実施の形態１を図について説明する。図１はこの発明の
実施の形態１を示すブロック図であり、図１において、
前述と同様のものについては、同一符号を付して詳述を
省略する。１０は経過時間Ｔｏを外部に対してトラッキ
ング可能に構成された遅延タイマである。
実施の形態１を図について説明する。図１はこの発明の
実施の形態１を示すブロック図であり、図１において、
前述と同様のものについては、同一符号を付して詳述を
省略する。１０は経過時間Ｔｏを外部に対してトラッキ
ング可能に構成された遅延タイマである。
【００１５】遅延タイマ１０は、前述の入力端子Ｔ１お
よび出力端子Ｔ２に加えて、数値信号からなる設定時間
Ｔｉを外部から取り込む第１の外部入力端子Ｔ３（以
下、単に「外部入力端子」という）と、設定時間Ｔｉを
所定時間としてタイマ要素にロードさせるための設定値
初期化信号Ｎｓを取り込む第２の外部入力端子Ｔ４（以
下、単に「外部入力端子」という）と、入力信号Ｔｉの
オンタイミングからの経過時間Ｔｏを数値信号として外
部に出力する外部出力端子Ｔ５を備えている。
よび出力端子Ｔ２に加えて、数値信号からなる設定時間
Ｔｉを外部から取り込む第１の外部入力端子Ｔ３（以
下、単に「外部入力端子」という）と、設定時間Ｔｉを
所定時間としてタイマ要素にロードさせるための設定値
初期化信号Ｎｓを取り込む第２の外部入力端子Ｔ４（以
下、単に「外部入力端子」という）と、入力信号Ｔｉの
オンタイミングからの経過時間Ｔｏを数値信号として外
部に出力する外部出力端子Ｔ５を備えている。
【００１６】ここで、設定値初期化信号Ｎｓは、オンオ
フ信号からなり、入力信号Ｓｉおよび出力信号Ｓｏと同
様に、破線矢印で示されている。また、数値信号からな
る設定時間Ｔｉおよび経過時間Ｔｏは、実線矢印で示さ
れている。
フ信号からなり、入力信号Ｓｉおよび出力信号Ｓｏと同
様に、破線矢印で示されている。また、数値信号からな
る設定時間Ｔｉおよび経過時間Ｔｏは、実線矢印で示さ
れている。
【００１７】次に、図２のタイミングチャートを参照し
ながら、図１に示したこの発明の実施の形態１の動作に
ついて説明する。この場合、遅延タイマ１０には、入力
信号Ｓｉのみならず、設定時間Ｔｉおよび設定値初期化
信号Ｎｓが外部から入力される。また、遅延タイマ１０
からは、出力信号Ｓｏのみならず、経過時間Ｔｏが外部
に出力される。
ながら、図１に示したこの発明の実施の形態１の動作に
ついて説明する。この場合、遅延タイマ１０には、入力
信号Ｓｉのみならず、設定時間Ｔｉおよび設定値初期化
信号Ｎｓが外部から入力される。また、遅延タイマ１０
からは、出力信号Ｓｏのみならず、経過時間Ｔｏが外部
に出力される。
【００１８】まず、必要に応じた任意の遅延タイマ値と
して、設定時間Ｔｉが外部入力端子Ｔ３に入力される。
ここで、時刻ｔ１において、制御演算開始パルスに相当
する設定値初期化信号Ｎｓが「１（オン）」レベルとな
り、外部入力端子Ｔ４に入力されると、設定時間Ｔｉが
タイマ時間設定値（所定時間）としてタイマ要素にロー
ドされる。
して、設定時間Ｔｉが外部入力端子Ｔ３に入力される。
ここで、時刻ｔ１において、制御演算開始パルスに相当
する設定値初期化信号Ｎｓが「１（オン）」レベルとな
り、外部入力端子Ｔ４に入力されると、設定時間Ｔｉが
タイマ時間設定値（所定時間）としてタイマ要素にロー
ドされる。
【００１９】その後、設定値初期化信号Ｎｓが再びオン
レベルとなるまでは、タイマ時間設定値（設定時間Ｔ
ｉ）は、タイマ要素内に保持される。次に、時刻ｔ２に
おいて、入力信号Ｓｉが「１（オン）」レベルとなり、
入力端子Ｔ１に入力されると、遅延タイマ１０はタイマ
動作を開始する。
レベルとなるまでは、タイマ時間設定値（設定時間Ｔ
ｉ）は、タイマ要素内に保持される。次に、時刻ｔ２に
おいて、入力信号Ｓｉが「１（オン）」レベルとなり、
入力端子Ｔ１に入力されると、遅延タイマ１０はタイマ
動作を開始する。
【００２０】その後、外部出力端子Ｔ５からは、時刻ｔ
２から時々刻々と経過する経過時間Ｔｏが出力される。
そして、時刻ｔ２からの経過時間Ｔｏが設定時間Ｔｉに
達した時刻ｔ３において、経過時間Ｔｏは、設定時間Ｔ
ｉと同一値となり、タイマ動作が完了したことを示す。
２から時々刻々と経過する経過時間Ｔｏが出力される。
そして、時刻ｔ２からの経過時間Ｔｏが設定時間Ｔｉに
達した時刻ｔ３において、経過時間Ｔｏは、設定時間Ｔ
ｉと同一値となり、タイマ動作が完了したことを示す。
【００２１】このとき、出力信号Ｓｏが「１（オン）」
レベルとなって、出力端子Ｔ２から出力される。さら
に、時刻ｔ４において、入力信号Ｓｉおよび出力信号Ｓ
ｏが「０（オフ）」レベルになると、経過時間Ｔｏは、
零クリアされ、タイマ動作がリセットされたことを示
す。
レベルとなって、出力端子Ｔ２から出力される。さら
に、時刻ｔ４において、入力信号Ｓｉおよび出力信号Ｓ
ｏが「０（オフ）」レベルになると、経過時間Ｔｏは、
零クリアされ、タイマ動作がリセットされたことを示
す。
【００２２】このように、外部入力端子Ｔ３およびＴ４
を設けることにより、タイマ動作用の設定時間Ｔｉを外
部から任意に入力することができる。また、外部出力端
子Ｔ５を設けることにより、タイマ動作中の経過時間Ｔ
ｏをトラッキングすることができる。
を設けることにより、タイマ動作用の設定時間Ｔｉを外
部から任意に入力することができる。また、外部出力端
子Ｔ５を設けることにより、タイマ動作中の経過時間Ｔ
ｏをトラッキングすることができる。
【００２３】実施の形態２．なお、上記実施の形態１で
は、外部出力端子Ｔ５を介してタイマ動作中の経過時間
Ｔｏをトラッキングするようにしたが、外部出力端子Ｔ
５を設けなくても、外部入力端子Ｔ３を設ければ、設定
時間Ｔｉを可変設定することができる。
は、外部出力端子Ｔ５を介してタイマ動作中の経過時間
Ｔｏをトラッキングするようにしたが、外部出力端子Ｔ
５を設けなくても、外部入力端子Ｔ３を設ければ、設定
時間Ｔｉを可変設定することができる。
【００２４】実施の形態３．また、上記実施の形態１で
は、経過時間Ｔｏを出力するのみだったが、経過時間Ｔ
ｏを記憶する機能と、外部入力端子Ｔ３に対する入力数
値を選択的に切替可能なスイッチ機能とを具備すること
により、タイマ動作を一時的に中断した後に再開した
り、途中から他の遅延タイマに引き続き処理できるよう
に構成してもよい。
は、経過時間Ｔｏを出力するのみだったが、経過時間Ｔ
ｏを記憶する機能と、外部入力端子Ｔ３に対する入力数
値を選択的に切替可能なスイッチ機能とを具備すること
により、タイマ動作を一時的に中断した後に再開した
り、途中から他の遅延タイマに引き続き処理できるよう
に構成してもよい。
【００２５】図３は経過時間記憶機能を設けたこの発明
の実施の形態３を示すブロック図であり、図３におい
て、前述と同様のものについては、同一符号を付して詳
述を省略する。この場合、遅延タイマ１０が中断して
も、再開時に、引き続きタイマ動作を継続することがで
きるようになっている。
の実施の形態３を示すブロック図であり、図３におい
て、前述と同様のものについては、同一符号を付して詳
述を省略する。この場合、遅延タイマ１０が中断して
も、再開時に、引き続きタイマ動作を継続することがで
きるようになっている。
【００２６】１１は外部出力端子Ｔ５に接続された外部
メモリであり、制御ロジック演算の停止時に経過時間Ｔ
ｏを記憶する。ＳＷは外部メモリ１１の出力部と外部入
力端子Ｔ３との間に挿入されたスイッチであり、外部メ
モリ１１の出力部に接続された入力選択接点Ｓ１と、設
定時間Ｔｉが印加される入力選択接点Ｓ２と、外部入力
端子Ｔ３に接続された出力接点Ｓ３とを有する。
メモリであり、制御ロジック演算の停止時に経過時間Ｔ
ｏを記憶する。ＳＷは外部メモリ１１の出力部と外部入
力端子Ｔ３との間に挿入されたスイッチであり、外部メ
モリ１１の出力部に接続された入力選択接点Ｓ１と、設
定時間Ｔｉが印加される入力選択接点Ｓ２と、外部入力
端子Ｔ３に接続された出力接点Ｓ３とを有する。
【００２７】スイッチＳＷは、遅延タイマ１０の制御ロ
ジック演算の再開時に、経過時間Ｔｏまたは設定時間Ｔ
ｉの一方を外部入力端子Ｔ３に選択的に入力するように
なっている。以下、図３に示したこの発明の実施の形態
３の動作について説明する。
ジック演算の再開時に、経過時間Ｔｏまたは設定時間Ｔ
ｉの一方を外部入力端子Ｔ３に選択的に入力するように
なっている。以下、図３に示したこの発明の実施の形態
３の動作について説明する。
【００２８】通常のタイマ時間設定時において、スイッ
チＳＷは、入力選択接点Ｓ２側に接続され、前述と同様
に設定時間Ｔｉが外部入力端子Ｔ３に入力されている。
したがって、遅延タイマ１０は、設定値初期化信号Ｎｓ
が入力されると、設定時間Ｔｉをタイマ要素にロード
し、入力信号Ｓｉが入力された時点からタイマ動作を開
始して経過時間Ｔｏを出力する。
チＳＷは、入力選択接点Ｓ２側に接続され、前述と同様
に設定時間Ｔｉが外部入力端子Ｔ３に入力されている。
したがって、遅延タイマ１０は、設定値初期化信号Ｎｓ
が入力されると、設定時間Ｔｉをタイマ要素にロード
し、入力信号Ｓｉが入力された時点からタイマ動作を開
始して経過時間Ｔｏを出力する。
【００２９】このとき、外部メモリ１１は、経過時間Ｔ
ｏを常に更新しながら保持し続ける。ここで、制御ロジ
ック演算が停止した場合、外部メモリ１１は、停止直前
の経過時間Ｔｏを保持する。
ｏを常に更新しながら保持し続ける。ここで、制御ロジ
ック演算が停止した場合、外部メモリ１１は、停止直前
の経過時間Ｔｏを保持する。
【００３０】次に、制御ロジック演算が再開されたとき
に、スイッチＳＷが入力選択接点Ｓ１側に接続されてい
れば、遅延タイマ１０は、停止直前の経過時間Ｔｏに基
づいて、且つ設定値初期化信号Ｎｓに応答してタイマ動
作を継続する。
に、スイッチＳＷが入力選択接点Ｓ１側に接続されてい
れば、遅延タイマ１０は、停止直前の経過時間Ｔｏに基
づいて、且つ設定値初期化信号Ｎｓに応答してタイマ動
作を継続する。
【００３１】したがって、遅延タイマ１０の制御ロジッ
ク演算が中断しても、再開時に、引き続きタイマ動作を
継続することができる。すなわち、タイマ動作を一時的
に中断した後に再開したり、途中から他の遅延タイマに
引き続き処理することができる。
ク演算が中断しても、再開時に、引き続きタイマ動作を
継続することができる。すなわち、タイマ動作を一時的
に中断した後に再開したり、途中から他の遅延タイマに
引き続き処理することができる。
【００３２】一方、スイッチＳＷが入力選択接点Ｓ２側
に接続されていれば、タイマ時間設定値として設定時間
Ｔｉが入力され、前述と同様の動作が繰り返される。こ
の場合、経過時間Ｔｏのトラッキングは無効となる。ス
イッチＳＷの選択動作は、必要に応じて任意に切り替え
ることができる。
に接続されていれば、タイマ時間設定値として設定時間
Ｔｉが入力され、前述と同様の動作が繰り返される。こ
の場合、経過時間Ｔｏのトラッキングは無効となる。ス
イッチＳＷの選択動作は、必要に応じて任意に切り替え
ることができる。
【００３３】
【発明の効果】以上のようにこの発明の請求項１によれ
ば、所定時間による遅延動作を行うタイマ要素と、オン
オフ信号からなる入力信号を取り込む入力端子と、オン
オフ信号からなる出力信号を出力する出力端子とを有
し、入力信号のオンタイミングを所定時間だけ遅延した
出力信号を出力する制御ロジック演算用遅延タイマ装置
において、数値信号からなる設定時間を外部から取り込
む第１の外部入力端子と、設定時間を所定時間としてタ
イマ要素にロードさせるための設定値初期化信号を取り
込む第２の外部入力端子とを備えたので、タイマ設定時
間を外部から動的に変更することのできる制御ロジック
演算用遅延タイマ装置が得られる効果がある。
ば、所定時間による遅延動作を行うタイマ要素と、オン
オフ信号からなる入力信号を取り込む入力端子と、オン
オフ信号からなる出力信号を出力する出力端子とを有
し、入力信号のオンタイミングを所定時間だけ遅延した
出力信号を出力する制御ロジック演算用遅延タイマ装置
において、数値信号からなる設定時間を外部から取り込
む第１の外部入力端子と、設定時間を所定時間としてタ
イマ要素にロードさせるための設定値初期化信号を取り
込む第２の外部入力端子とを備えたので、タイマ設定時
間を外部から動的に変更することのできる制御ロジック
演算用遅延タイマ装置が得られる効果がある。
【００３４】また、この発明の請求項２によれば、請求
項１において、入力信号のオンタイミングからの経過時
間を数値信号として外部に出力する外部出力端子を備え
たので、遅延タイマの経過時間を外部に出力することの
できる制御ロジック演算用遅延タイマ装置が得られる効
果がある。
項１において、入力信号のオンタイミングからの経過時
間を数値信号として外部に出力する外部出力端子を備え
たので、遅延タイマの経過時間を外部に出力することの
できる制御ロジック演算用遅延タイマ装置が得られる効
果がある。
【００３５】また、この発明の請求項３によれば、請求
項２において、制御ロジック演算の停止時に経過時間を
記憶する外部メモリと、制御ロジック演算の再開時に、
経過時間または設定時間の一方を第１の外部入力端子に
選択的に入力するためのスイッチ手段とを備えたので、
タイマ動作を一時的に中断した後に再開したり、途中か
ら他の遅延タイマに引き続き処理することができる制御
ロジック演算用遅延タイマ装置が得られる効果がある。
項２において、制御ロジック演算の停止時に経過時間を
記憶する外部メモリと、制御ロジック演算の再開時に、
経過時間または設定時間の一方を第１の外部入力端子に
選択的に入力するためのスイッチ手段とを備えたので、
タイマ動作を一時的に中断した後に再開したり、途中か
ら他の遅延タイマに引き続き処理することができる制御
ロジック演算用遅延タイマ装置が得られる効果がある。
【図１】 この発明の実施の形態１を示すブロック図で
ある。
ある。
【図２】 この発明の実施の形態１の動作を示すタイミ
ングチャートである。
ングチャートである。
【図３】 この発明の実施の形態３を示すブロック図で
ある。
ある。
【図４】 従来の制御ロジック演算用遅延タイマ装置を
示すブロック図である。
示すブロック図である。
【図５】 従来の制御ロジック演算用遅延タイマ装置の
動作を示すタイミングチャートである。
動作を示すタイミングチャートである。
１０ 遅延タイマ、１１ 外部メモリ、Ｎｓ 設定値初
期化信号、Ｓｉ 入力信号、Ｓｏ 出力信号、ＳＷ ス
イッチ（スイッチ手段）、Ｔｉ 設定時間、Ｔｏ 経過
時間、Ｔ１ 入力端子、Ｔ２ 出力端子、Ｔ３ 第１の
外部入力端子、Ｔ４ 第２の外部入力端子、Ｔ５ 外部
出力端子。
期化信号、Ｓｉ 入力信号、Ｓｏ 出力信号、ＳＷ ス
イッチ（スイッチ手段）、Ｔｉ 設定時間、Ｔｏ 経過
時間、Ｔ１ 入力端子、Ｔ２ 出力端子、Ｔ３ 第１の
外部入力端子、Ｔ４ 第２の外部入力端子、Ｔ５ 外部
出力端子。
Claims (3)
- 【請求項１】 所定時間による遅延動作を行うタイマ要
素と、 オンオフ信号からなる入力信号を取り込む入力端子と、 オンオフ信号からなる出力信号を出力する出力端子とを
有し、 前記入力信号のオンタイミングを前記所定時間だけ遅延
した前記出力信号を出力する制御ロジック演算用遅延タ
イマ装置において、 数値信号からなる設定時間を外部から取り込む第１の外
部入力端子と、 前記設定時間を前記所定時間として前記タイマ要素にロ
ードさせるための設定値初期化信号を取り込む第２の外
部入力端子とを備えたことを特徴とする制御ロジック演
算用遅延タイマ装置。 - 【請求項２】 前記入力信号のオンタイミングからの経
過時間を数値信号として外部に出力する外部出力端子を
備えたことを特徴とする請求項１に記載の制御ロジック
演算用遅延タイマ装置。 - 【請求項３】 制御ロジック演算の停止時に前記経過時
間を記憶する外部メモリと、 前記制御ロジック演算の再開時に、前記経過時間または
前記設定時間の一方を前記第１の外部入力端子に選択的
に入力するためのスイッチ手段とを備えたことを特徴と
する請求項２に記載の制御ロジック演算用遅延タイマ装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6329598A JPH11261393A (ja) | 1998-03-13 | 1998-03-13 | 制御ロジック演算用遅延タイマ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6329598A JPH11261393A (ja) | 1998-03-13 | 1998-03-13 | 制御ロジック演算用遅延タイマ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11261393A true JPH11261393A (ja) | 1999-09-24 |
Family
ID=13225196
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6329598A Withdrawn JPH11261393A (ja) | 1998-03-13 | 1998-03-13 | 制御ロジック演算用遅延タイマ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11261393A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006119810A (ja) * | 2004-10-20 | 2006-05-11 | Seiko Epson Corp | Ｉｃカード |
-
1998
- 1998-03-13 JP JP6329598A patent/JPH11261393A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006119810A (ja) * | 2004-10-20 | 2006-05-11 | Seiko Epson Corp | Ｉｃカード |
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