JPH11297816A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH11297816A JPH11297816A JP9800098A JP9800098A JPH11297816A JP H11297816 A JPH11297816 A JP H11297816A JP 9800098 A JP9800098 A JP 9800098A JP 9800098 A JP9800098 A JP 9800098A JP H11297816 A JPH11297816 A JP H11297816A
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- 239000004065 semiconductor Substances 0.000 title claims description 22
- 238000004519 manufacturing process Methods 0.000 title claims description 10
- 238000000034 method Methods 0.000 title description 18
- 239000000758 substrate Substances 0.000 claims abstract description 45
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 32
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 32
- 239000010703 silicon Substances 0.000 claims abstract description 32
- 238000002955 isolation Methods 0.000 claims abstract description 21
- 238000005468 ion implantation Methods 0.000 claims abstract description 13
- 150000002500 ions Chemical class 0.000 claims abstract description 13
- 239000012535 impurity Substances 0.000 claims description 23
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 15
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 15
- 239000012212 insulator Substances 0.000 claims description 14
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 5
- 238000000227 grinding Methods 0.000 claims description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 5
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 4
- 229920005591 polysilicon Polymers 0.000 claims description 4
- 238000011049 filling Methods 0.000 claims description 3
- 230000015572 biosynthetic process Effects 0.000 abstract description 25
- 230000007547 defect Effects 0.000 abstract description 21
- 239000013078 crystal Substances 0.000 abstract description 11
- 238000010438 heat treatment Methods 0.000 abstract description 10
- 239000000853 adhesive Substances 0.000 abstract description 2
- 230000001070 adhesive effect Effects 0.000 abstract description 2
- 238000002513 implantation Methods 0.000 abstract description 2
- 238000005530 etching Methods 0.000 description 7
- 238000009826 distribution Methods 0.000 description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 230000001133 acceleration Effects 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 230000001629 suppression Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Landscapes
- Element Separation (AREA)
Abstract
(57)【要約】
【課題】ＳＯＩ素子基板を用いてトレンチを形成する
際、トレンチの形成に伴い素子形成層が剥離したり、結
晶欠陥が導入されるという欠点があった。また素子形成
層にレトログレードプロファイルのウェルを形成する場
合、高エネルギーイオンの注入によって素子形成層内部
に多量の結晶欠陥が発生してしまっていた。 【解決手段】あらかじめ素子分離のトレンチ構造とウェ
ル形成の為のイオン注入を施したシリコン基板を別の絶
縁膜の付いたシリコン基板に貼り合わせて接着加熱処理
を行うことによりレトログレードプロファイルウェルを
持つトレンチ素子分離構造のＳＯＩ素子を製造する。
際、トレンチの形成に伴い素子形成層が剥離したり、結
晶欠陥が導入されるという欠点があった。また素子形成
層にレトログレードプロファイルのウェルを形成する場
合、高エネルギーイオンの注入によって素子形成層内部
に多量の結晶欠陥が発生してしまっていた。 【解決手段】あらかじめ素子分離のトレンチ構造とウェ
ル形成の為のイオン注入を施したシリコン基板を別の絶
縁膜の付いたシリコン基板に貼り合わせて接着加熱処理
を行うことによりレトログレードプロファイルウェルを
持つトレンチ素子分離構造のＳＯＩ素子を製造する。
Description
【０００１】
【発明の属する技術分野】本発明は絶縁体素子分離構造
が設けられたレトログレードウェル型半導体素子の製造
方法に関する。
が設けられたレトログレードウェル型半導体素子の製造
方法に関する。
【０００２】
【従来の技術】半導体装置の微細化および高速化、低消
費電力化の要請が近年ますます高まるなかで、絶縁膜上
のシリコン層に素子を形成するＳＯＩ素子が注目されて
いる。このＳＯＩ素子は素子分離が絶縁体分離である事
から、完全な素子分離がなされるという特徴を有効に利
用するために素子分離構造としてトレンチ構造が採用さ
れることが多い。しかし、トレンチ形成の工程において
素子形成領域に欠陥を生じさせてしまうことがある。こ
のため素子形成領域に欠陥を生じさせないトレンチの形
成方法が強く要求されている。またＳＯＩ素子の基本構
造は従来型のウェル構造をもつ半導体素子に適用しても
ラッチアップの抑制効果など期待でき、このＳＯＩ構造
とウェル不純物分布のコントロール技術を組み合わせる
ことによるトランジスタ特性の改善も従来から行われて
きた。しかしながらこの場合もトレンチ構造の形成工程
における欠陥生成の抑制とイオン注入工程におけるウェ
ル領域への結晶欠陥生成の抑制という２つの課題を解決
する必要があった。図１は従来型のウェル構造をもつ半
導体素子にＳＯＩ素子分離技術を適用した場合の従来実
施例を工程順に示した断面図である。従来、ＳＯＩ素子
基板は、図１（ａ）に示すように、２枚のシリコン基板
１０１、１０２の表面にシリコン酸化膜１０３、１０４
を形成し、次いで図１（ｂ）に示すように、シリコン酸
化膜１０３、１０４を向かい合わせに貼り合わせて加熱
接合した後、シリコン基板１０１の素子形成層１０５を
残して裏面のシリコン酸化膜やシリコンを研削して製造
されている。そして従来のＳＯＩ素子の製造方法では、
前述のＳＯＩ基板を用いて、図２（ｃ）に示すように素
子形成層表面にＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔ
ｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）１０６などの素子分離
シリコン酸化膜を形成後、フォトレジスト１０７を塗布
しパターニングする。次いで、フォトレジスト１０７を
マスクとしてＬＯＣＯＳ１０６および素子形成層１０５
を貫いてシリコン酸化膜１０３に達するトレンチ溝１０
８を形成する。この時、素子形成に至る工程中にトレン
チ１０８の底にあるシリコン酸化膜１０３と１０４の界
面から素子形成層１０５が剥離１１０してしまうことが
ある。（図１（ｅ））トレンチ形成により素子形成層１
０５が剥離するのは、貼り付け面となるシリコン酸化膜
１０３、１０４表面の接合が他より弱い為であって、特
にトレンチ溝１０８の形成時または形成後のエッチング
工程においてエッチング液またはエッチングガスがシリ
コン酸化膜１０３を透過した場合に発生しやすい。ま
た、トレンチ溝の底に近いところから素子形成層１０５
内へ欠陥１０９が生じることがある。これらの欠陥は貼
り合わせおよび素子形成層１０５形成の為の研削時に貼
り合わせ面に応力が発生したり、あるいは貼り合わせた
面が不完全なことによる。このような応力や不完全な貼
り合わせは、素子形成層１０５が薄い時に特に大きくな
り、トレンチ溝の形成により剥離および欠陥を生じるの
である。このような欠点を回避するために、片方のシリ
コン基板１０２表面の酸化膜１０４を除去して貼り合わ
せる方法が考案されている。しかし、絶縁耐圧をとるた
め厚い酸化膜を必要とするときにはこの方法は適用する
ことができない。続いて図１（ｆ）に示すように、この
素子形成層１０５に対してレトログレードプロファイル
型のウェルを形成して、ソース／ドレイン電極下部の接
合容量を抑制した半導体素子を形成する場合、まず高エ
ネルギーイオン注入装置を用いて数百ＭｅＶオーダーの
加速エネルギーでＮ型不純物イオンまたはＰ型不純物イ
オンをウェル深部に打ち込んで高不純物濃度層１１１を
形成した後、結晶欠陥を取り除く為の熱処理を施すこと
により、ウェル底部の不純物濃度が高く、素子表面に近
づくほどウェル不純物濃度が徐々に薄くなる、レトログ
レードプロファイル型ウェルを形成することができる。
しかしながら、高エネルギーでイオン注入を行う為に熱
処理を施しても少なからず結晶欠陥が残ってしまうとい
う問題があった。
費電力化の要請が近年ますます高まるなかで、絶縁膜上
のシリコン層に素子を形成するＳＯＩ素子が注目されて
いる。このＳＯＩ素子は素子分離が絶縁体分離である事
から、完全な素子分離がなされるという特徴を有効に利
用するために素子分離構造としてトレンチ構造が採用さ
れることが多い。しかし、トレンチ形成の工程において
素子形成領域に欠陥を生じさせてしまうことがある。こ
のため素子形成領域に欠陥を生じさせないトレンチの形
成方法が強く要求されている。またＳＯＩ素子の基本構
造は従来型のウェル構造をもつ半導体素子に適用しても
ラッチアップの抑制効果など期待でき、このＳＯＩ構造
とウェル不純物分布のコントロール技術を組み合わせる
ことによるトランジスタ特性の改善も従来から行われて
きた。しかしながらこの場合もトレンチ構造の形成工程
における欠陥生成の抑制とイオン注入工程におけるウェ
ル領域への結晶欠陥生成の抑制という２つの課題を解決
する必要があった。図１は従来型のウェル構造をもつ半
導体素子にＳＯＩ素子分離技術を適用した場合の従来実
施例を工程順に示した断面図である。従来、ＳＯＩ素子
基板は、図１（ａ）に示すように、２枚のシリコン基板
１０１、１０２の表面にシリコン酸化膜１０３、１０４
を形成し、次いで図１（ｂ）に示すように、シリコン酸
化膜１０３、１０４を向かい合わせに貼り合わせて加熱
接合した後、シリコン基板１０１の素子形成層１０５を
残して裏面のシリコン酸化膜やシリコンを研削して製造
されている。そして従来のＳＯＩ素子の製造方法では、
前述のＳＯＩ基板を用いて、図２（ｃ）に示すように素
子形成層表面にＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔ
ｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）１０６などの素子分離
シリコン酸化膜を形成後、フォトレジスト１０７を塗布
しパターニングする。次いで、フォトレジスト１０７を
マスクとしてＬＯＣＯＳ１０６および素子形成層１０５
を貫いてシリコン酸化膜１０３に達するトレンチ溝１０
８を形成する。この時、素子形成に至る工程中にトレン
チ１０８の底にあるシリコン酸化膜１０３と１０４の界
面から素子形成層１０５が剥離１１０してしまうことが
ある。（図１（ｅ））トレンチ形成により素子形成層１
０５が剥離するのは、貼り付け面となるシリコン酸化膜
１０３、１０４表面の接合が他より弱い為であって、特
にトレンチ溝１０８の形成時または形成後のエッチング
工程においてエッチング液またはエッチングガスがシリ
コン酸化膜１０３を透過した場合に発生しやすい。ま
た、トレンチ溝の底に近いところから素子形成層１０５
内へ欠陥１０９が生じることがある。これらの欠陥は貼
り合わせおよび素子形成層１０５形成の為の研削時に貼
り合わせ面に応力が発生したり、あるいは貼り合わせた
面が不完全なことによる。このような応力や不完全な貼
り合わせは、素子形成層１０５が薄い時に特に大きくな
り、トレンチ溝の形成により剥離および欠陥を生じるの
である。このような欠点を回避するために、片方のシリ
コン基板１０２表面の酸化膜１０４を除去して貼り合わ
せる方法が考案されている。しかし、絶縁耐圧をとるた
め厚い酸化膜を必要とするときにはこの方法は適用する
ことができない。続いて図１（ｆ）に示すように、この
素子形成層１０５に対してレトログレードプロファイル
型のウェルを形成して、ソース／ドレイン電極下部の接
合容量を抑制した半導体素子を形成する場合、まず高エ
ネルギーイオン注入装置を用いて数百ＭｅＶオーダーの
加速エネルギーでＮ型不純物イオンまたはＰ型不純物イ
オンをウェル深部に打ち込んで高不純物濃度層１１１を
形成した後、結晶欠陥を取り除く為の熱処理を施すこと
により、ウェル底部の不純物濃度が高く、素子表面に近
づくほどウェル不純物濃度が徐々に薄くなる、レトログ
レードプロファイル型ウェルを形成することができる。
しかしながら、高エネルギーでイオン注入を行う為に熱
処理を施しても少なからず結晶欠陥が残ってしまうとい
う問題があった。
【０００３】
【発明が解決しようとする課題】前述のように従来のＳ
ＯＩ素子基板を用いてトレンチ溝を形成する方法は、ト
レンチ溝の形成に伴い素子形成層が剥離し、または欠陥
が導入されるという欠点があった。また、一方の酸化膜
を除去してシリコンと酸化膜とを接合する方法は、厚い
酸化絶縁層を作ることができないという問題がある。ま
たレトログレードプロファイルのウェル領域を形成する
場合、高エネルギーイオン注入装置を導入する必要があ
り、新たな設備投資が必要となる。また高エネルギーイオ
ンの注入によって素子形成層１０５内部に多量の結晶欠
陥を発生してしまうという問題点もあった。そこで本発
明は、ＳＯＩ素子分離構造を用いたレトログレードウェ
ル型半導体素子を作成する場合において斯かる問題点を
同時に解決する半導体素子の製造方法を提供することを
目的とする。
ＯＩ素子基板を用いてトレンチ溝を形成する方法は、ト
レンチ溝の形成に伴い素子形成層が剥離し、または欠陥
が導入されるという欠点があった。また、一方の酸化膜
を除去してシリコンと酸化膜とを接合する方法は、厚い
酸化絶縁層を作ることができないという問題がある。ま
たレトログレードプロファイルのウェル領域を形成する
場合、高エネルギーイオン注入装置を導入する必要があ
り、新たな設備投資が必要となる。また高エネルギーイオ
ンの注入によって素子形成層１０５内部に多量の結晶欠
陥を発生してしまうという問題点もあった。そこで本発
明は、ＳＯＩ素子分離構造を用いたレトログレードウェ
ル型半導体素子を作成する場合において斯かる問題点を
同時に解決する半導体素子の製造方法を提供することを
目的とする。
【０００４】
【課題を解決するための手段】前述の課題を解決するた
めに本発明では、第一のシリコン基板に素子分離のため
の溝を形成する工程と、該溝を絶縁物で埋め込む工程
と、半導体素子のウェルを形成する為のイオン注入をす
る工程と、第二のシリコン基板表面に絶縁物を形成する
工程と、第一シリコン基板と第二シリコン基板の絶縁物
同士を向かい合わせに貼り合わせて加熱接合する工程
と、該第一シリコンの貼り合わせ面と反対側の面を研削
し、素子分離の溝に埋め込んだ絶縁物を表面に露出させ
る工程を少なくとも含むことを特徴とする。またこの半
導体装置の製造方法において第一のシリコン基板に素子
分離の為の溝を形成する工程と、該溝を酸化膜で埋め込
む工程と半導体素子のウェルを形成する為のイオン注入
をする工程が第二のシリコン基板に貼り合わせる前に行
うことを特徴とする。そして半導体素子のウェルを形成
するイオン注入工程においては不純物イオン濃度ピーク
が素子分離の為の溝に絶縁物を埋め込む工程で形成され
た絶縁膜の直下近傍に濃度のピークがあることを特徴と
する。また素子分離の為の溝を埋め込む絶縁物がシリコ
ン酸化膜、シリコン窒化膜、ノンドープポリシリコン
膜、ノンドープアモルファスシリコン膜であることを特
徴とする。
めに本発明では、第一のシリコン基板に素子分離のため
の溝を形成する工程と、該溝を絶縁物で埋め込む工程
と、半導体素子のウェルを形成する為のイオン注入をす
る工程と、第二のシリコン基板表面に絶縁物を形成する
工程と、第一シリコン基板と第二シリコン基板の絶縁物
同士を向かい合わせに貼り合わせて加熱接合する工程
と、該第一シリコンの貼り合わせ面と反対側の面を研削
し、素子分離の溝に埋め込んだ絶縁物を表面に露出させ
る工程を少なくとも含むことを特徴とする。またこの半
導体装置の製造方法において第一のシリコン基板に素子
分離の為の溝を形成する工程と、該溝を酸化膜で埋め込
む工程と半導体素子のウェルを形成する為のイオン注入
をする工程が第二のシリコン基板に貼り合わせる前に行
うことを特徴とする。そして半導体素子のウェルを形成
するイオン注入工程においては不純物イオン濃度ピーク
が素子分離の為の溝に絶縁物を埋め込む工程で形成され
た絶縁膜の直下近傍に濃度のピークがあることを特徴と
する。また素子分離の為の溝を埋め込む絶縁物がシリコ
ン酸化膜、シリコン窒化膜、ノンドープポリシリコン
膜、ノンドープアモルファスシリコン膜であることを特
徴とする。
【０００５】
【作用】本発明では、図２に示すように、一方のシリコ
ン基板２０１表面がトレンチ２０２により小領域に分離
されているために、貼り合わせ時に接合面に生ずる応力
は、小領域ごとに分散して緩和され大きくならない。こ
のため接合面の応力は小さく、接合の劣化を生じないか
ら剥離しない。また、素子形成層中に応力による結晶欠
陥を発生させない。さらに本発明によれば、トレンチ溝
２０２と素子分離酸化膜の埋め込みは貼り合わせ前に形
成されており、貼り合わせた後にトレンチ２０２を形成
する為の長時間エッチングをする必要はないので、絶縁
膜２０３、２０８中にエッチング液またはエッチングガ
ス等は浸透せず、素子形成層の剥離は生じない。それに
絶縁酸化膜が埋め込まれているためトレンチ溝に応力が
かかっても絶縁酸化膜が支えるので、トレンチ溝にクラ
ックが生じない。またウェルのイオン注入は絶縁膜直下
に不純物ピークを持つように行われるため、イオンの加
速エネルギーが低く抑えられイオン注入に伴う結晶欠陥
を最小にすることができる。この後、基板をひっくり返
して他の基板と貼り合わせるための接着加熱を行うとき
に不純物分布が逆転して、素子を形成する表面近傍のウ
ェル濃度が薄く、基板内部の絶縁膜近傍の不純物濃度が
高くなっているレトログレードプロファイルウェル構造
を作ることができ、また貼り合わせ時の熱処理でウェル
の不純物拡散も同時行なわれ、イオン注入による結晶欠
陥もほとんど回復する。
ン基板２０１表面がトレンチ２０２により小領域に分離
されているために、貼り合わせ時に接合面に生ずる応力
は、小領域ごとに分散して緩和され大きくならない。こ
のため接合面の応力は小さく、接合の劣化を生じないか
ら剥離しない。また、素子形成層中に応力による結晶欠
陥を発生させない。さらに本発明によれば、トレンチ溝
２０２と素子分離酸化膜の埋め込みは貼り合わせ前に形
成されており、貼り合わせた後にトレンチ２０２を形成
する為の長時間エッチングをする必要はないので、絶縁
膜２０３、２０８中にエッチング液またはエッチングガ
ス等は浸透せず、素子形成層の剥離は生じない。それに
絶縁酸化膜が埋め込まれているためトレンチ溝に応力が
かかっても絶縁酸化膜が支えるので、トレンチ溝にクラ
ックが生じない。またウェルのイオン注入は絶縁膜直下
に不純物ピークを持つように行われるため、イオンの加
速エネルギーが低く抑えられイオン注入に伴う結晶欠陥
を最小にすることができる。この後、基板をひっくり返
して他の基板と貼り合わせるための接着加熱を行うとき
に不純物分布が逆転して、素子を形成する表面近傍のウ
ェル濃度が薄く、基板内部の絶縁膜近傍の不純物濃度が
高くなっているレトログレードプロファイルウェル構造
を作ることができ、また貼り合わせ時の熱処理でウェル
の不純物拡散も同時行なわれ、イオン注入による結晶欠
陥もほとんど回復する。
【０００６】
【発明の実施の形態】本発明を実施例に基づき説明す
る。図２（ａ）に示すように、シリコン基板２０１にト
レンチ溝２０２を形成する為にフォトリソグラフィの
後、例えばＲＩＥ（反応性イオンエッチング）法などに
より形成する。この時トレンチ２０２の基板表面からの
深さは、所望の素子ウェル形成層の厚さを超える深さと
する。なぜならば後工程で裏面を研削するからである。
次に図２（ｂ）に示すように、このトレンチ溝２０２に
対してシリコン酸化膜等（他にシリコン窒化膜やノンド
ープのポリシリコンやアモルファスシリコンなど）の絶
縁膜２０３をＣＶＤ法を用いて溝が完全に埋まり、さら
にブランケット状に全体が絶縁膜で覆われるまでデポを
行い、トレンチ溝２０２を埋め込む。この時、デポする
絶縁膜の厚さをコントロールすることにより、次工程で
行うイオン注入の不純物濃度分布のピーク位置を任意に
コントロールすることもできる。次に図２（ｃ）に示す
ように、ウェルを形成するための不純物イオン注入を行
う為のマスクとして、フォトリソグラフィによりフォト
レジスト２０４を形成し、Ｎ型不純物領域を２０５の位
置にＰ型不純物領域を２０６の位置に不純物濃度分布の
ピークが位置するようにイオン注入により形成する。こ
の位置にピークを配置することで、後工程の熱処理にお
いて、レトログレードプロファイルのウェルを形成する
ことができる。次に図２（ｄ）に示すように基板の貼り
合わせは、もう一つのシリコン基板２０７表面に熱酸化
膜またはＣＶＤ法により形成されたシリコン酸化膜やシ
リコン窒化膜など（そのほかノンドープのポリシリコン
やアモルファスシリコンなど使えば基板と熱膨張係数が
シリコン酸化膜ほどかからないので応力が発生しにく
い）の絶縁膜２０８をつけたものを用意し、前述の工程
で作成されたトレンチ構造付きの基板をひっくり返して
貼り付け、基板同士を圧着しつつ１１００℃に加熱して
結合を行う。この時、基板同士を圧着アニールすると同
時にウェル不純物も熱拡散が行われる。最後に図２
（ｅ）に示すようにシリコン基板の裏面２０９をＣＭＰ
（化学的機械研磨）法を用いてトレンチに埋め込んだ絶
縁膜が基板表面に露出するまで研削を行う。以上の工程
により、トレンチの形成されたレトログレードプロファ
イルのウェル構造を持つ半導体素子が製造される。以
後、通常用いられる方法によりトランジスタ構造を形成
する。図３に本発明により形成されるレトログレードプ
ロファイルのウェルの濃度分布を示している。図３に示
すように本発明の工程によりウェルの不純物分布は基板
内部の絶縁膜近傍の濃度が一番高くなり、素子を形成す
る基板の表面領域の濃度が一番低くなるように形成され
るのでソース／ドレインのウェルとの接合容量を最小に
抑えることができる。
る。図２（ａ）に示すように、シリコン基板２０１にト
レンチ溝２０２を形成する為にフォトリソグラフィの
後、例えばＲＩＥ（反応性イオンエッチング）法などに
より形成する。この時トレンチ２０２の基板表面からの
深さは、所望の素子ウェル形成層の厚さを超える深さと
する。なぜならば後工程で裏面を研削するからである。
次に図２（ｂ）に示すように、このトレンチ溝２０２に
対してシリコン酸化膜等（他にシリコン窒化膜やノンド
ープのポリシリコンやアモルファスシリコンなど）の絶
縁膜２０３をＣＶＤ法を用いて溝が完全に埋まり、さら
にブランケット状に全体が絶縁膜で覆われるまでデポを
行い、トレンチ溝２０２を埋め込む。この時、デポする
絶縁膜の厚さをコントロールすることにより、次工程で
行うイオン注入の不純物濃度分布のピーク位置を任意に
コントロールすることもできる。次に図２（ｃ）に示す
ように、ウェルを形成するための不純物イオン注入を行
う為のマスクとして、フォトリソグラフィによりフォト
レジスト２０４を形成し、Ｎ型不純物領域を２０５の位
置にＰ型不純物領域を２０６の位置に不純物濃度分布の
ピークが位置するようにイオン注入により形成する。こ
の位置にピークを配置することで、後工程の熱処理にお
いて、レトログレードプロファイルのウェルを形成する
ことができる。次に図２（ｄ）に示すように基板の貼り
合わせは、もう一つのシリコン基板２０７表面に熱酸化
膜またはＣＶＤ法により形成されたシリコン酸化膜やシ
リコン窒化膜など（そのほかノンドープのポリシリコン
やアモルファスシリコンなど使えば基板と熱膨張係数が
シリコン酸化膜ほどかからないので応力が発生しにく
い）の絶縁膜２０８をつけたものを用意し、前述の工程
で作成されたトレンチ構造付きの基板をひっくり返して
貼り付け、基板同士を圧着しつつ１１００℃に加熱して
結合を行う。この時、基板同士を圧着アニールすると同
時にウェル不純物も熱拡散が行われる。最後に図２
（ｅ）に示すようにシリコン基板の裏面２０９をＣＭＰ
（化学的機械研磨）法を用いてトレンチに埋め込んだ絶
縁膜が基板表面に露出するまで研削を行う。以上の工程
により、トレンチの形成されたレトログレードプロファ
イルのウェル構造を持つ半導体素子が製造される。以
後、通常用いられる方法によりトランジスタ構造を形成
する。図３に本発明により形成されるレトログレードプ
ロファイルのウェルの濃度分布を示している。図３に示
すように本発明の工程によりウェルの不純物分布は基板
内部の絶縁膜近傍の濃度が一番高くなり、素子を形成す
る基板の表面領域の濃度が一番低くなるように形成され
るのでソース／ドレインのウェルとの接合容量を最小に
抑えることができる。
【０００７】
【発明の効果】本発明によれば、基板の貼り合わせ後に
トレンチを形成するためのエッチングをする必要がな
く、また貼り合わせ界面に生ずる応力は小さいので、素
子形成層の剥離および素子形成層への欠陥導入が少なく
なる。また基板同士の貼り合わせ時の圧着アニール処理
の時の熱工程を用いてウェルの不純物拡散を行いレトロ
グレードプロファイルのウェルを形成するため高エネル
ギーのイオン注入装置の新規導入の必要性がなく、かつ
イオン注入による結晶欠陥は最小限に抑えられるので、
基板の貼り合わせの熱処理だけでウェル内部の結晶欠陥
を十分回復させることができ、素子の信頼性向上を果た
すことができる。
トレンチを形成するためのエッチングをする必要がな
く、また貼り合わせ界面に生ずる応力は小さいので、素
子形成層の剥離および素子形成層への欠陥導入が少なく
なる。また基板同士の貼り合わせ時の圧着アニール処理
の時の熱工程を用いてウェルの不純物拡散を行いレトロ
グレードプロファイルのウェルを形成するため高エネル
ギーのイオン注入装置の新規導入の必要性がなく、かつ
イオン注入による結晶欠陥は最小限に抑えられるので、
基板の貼り合わせの熱処理だけでウェル内部の結晶欠陥
を十分回復させることができ、素子の信頼性向上を果た
すことができる。
【図１】従来方法の実施例を工程順に示した図。
【図２】本発明の実施例を工程順に示した図。
【図３】本発明の実施例におけるウェルの不純物濃度分
布を示した図。
布を示した図。
１０１ シリコン基板 １０２ シリコン基板 １０３ シリコン酸化膜 １０４ シリコン酸化膜 １０５ 素子形成層 １０６ ＬＯＣＯＳ １０７ フォトレジスト １０８ トレンチ溝 １０９ 欠陥 １１０ 剥離 １１１ 高不純物濃度層 ２０１ シリコン基板 ２０２ トレンチ溝 ２０３ 絶縁膜 ２０４ フォトレジスト ２０５ Ｎ型不純物領域 ２０６ Ｐ型不純物領域 ２０７ シリコン基板 ２０８ 絶縁膜 ２０９ シリコン基板の裏面
Claims (4)
- 【請求項１】第一のシリコン基板に素子分離のための溝
を形成する工程と、該溝を絶縁物で埋め込む工程と、半
導体素子のウェルを形成する為のイオン注入をする工程
と、第二のシリコン基板表面に絶縁物を形成する工程
と、第一シリコン基板と第二シリコン基板の絶縁物同士
を向かい合わせに貼り合わせて加熱接合する工程と、該
第一シリコンの貼り合わせ面と反対側の面を研削し、素
子分離の溝に埋め込んだ絶縁物を表面に露出させる工程
を少なくとも含むことを特徴とする半導体装置の製造方
法。 - 【請求項２】請求項１記載の半導体装置の製造方法にお
いて第一のシリコン基板に素子分離の為の溝を形成する
工程と、該溝を酸化膜で埋め込む工程と半導体素子のウ
ェルを形成する為のイオン注入をする工程が第二のシリ
コン基板に貼り合わせる前に行うことを特徴とする半導
体装置の製造方法。 - 【請求項３】請求項１記載の半導体装置の製造方法にお
いて半導体素子のウェルを形成するイオン注入工程にお
いて不純物イオン濃度ピークが素子分離の為の溝に絶縁
物を埋め込む工程で形成された絶縁膜の直下近傍に濃度
のピークがあることを特徴とする半導体装置の製造方
法。 - 【請求項４】素子分離の為の溝を埋め込む絶縁物がシリ
コン酸化膜、シリコン窒化膜、ノンドープポリシリコン
膜、ノンドープアモルファスシリコン膜であることを特
徴とする請求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9800098A JPH11297816A (ja) | 1998-04-09 | 1998-04-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9800098A JPH11297816A (ja) | 1998-04-09 | 1998-04-09 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11297816A true JPH11297816A (ja) | 1999-10-29 |
Family
ID=14207407
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9800098A Withdrawn JPH11297816A (ja) | 1998-04-09 | 1998-04-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11297816A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004040093A (ja) * | 2002-07-05 | 2004-02-05 | Samsung Electronics Co Ltd | Ｓｏｉウェーハ及びその製造方法 |
| US9054141B2 (en) | 2006-09-29 | 2015-06-09 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
-
1998
- 1998-04-09 JP JP9800098A patent/JPH11297816A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004040093A (ja) * | 2002-07-05 | 2004-02-05 | Samsung Electronics Co Ltd | Ｓｏｉウェーハ及びその製造方法 |
| US9054141B2 (en) | 2006-09-29 | 2015-06-09 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
| US9472429B2 (en) | 2006-09-29 | 2016-10-18 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Effective date: 20040114 Free format text: JAPANESE INTERMEDIATE CODE: A971007 |
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| A131 | Notification of reasons for refusal |
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| A761 | Written withdrawal of application |
Effective date: 20040322 Free format text: JAPANESE INTERMEDIATE CODE: A761 |