TW424258B - Semiconductor device and method of making the same - Google Patents

Description

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發明背景 曼屋左j員域 多層結構之閘極電極的半導體 本發明係關於一種具有 裝置與其製造方法。 在將 本發明係基於曰本專利申請字平1〇_1〇92〇8號 其内容併入作為參考。 技術之描诂 近來雙閘極電極已被使用於M〇s電晶體，亦即N+ 極用於NMOS電晶體以及p+型閘極用於pM〇s電晶體。 0 在使用雙閘極結構的情形裡，將遭遇下列問題。复 一個問題是雜質可能通過閘極。 ’、 、 實際上，已知硼用於源極/汲極和閘極電極的掺質， 並且通過閘極電極而到閘極氧化層以及到達臨限控制區域 (通道區域）’結果高溫熱處理會造成臨限值的浮動。 這個現象當硼由氟化硼（BFS)藉由離子植入方式摻雜 時特別明顯。 另一個問題為閘極電極易空乏化。實際上，珅用於源 極/波極和閘極電極的摻雜是比硼較不易熱擴散。因此，、 在石申離子植入之後未有充分熱處理時，NM0S型閘極電極底 面的砷濃度（接近於與閘極氧化膜界面）變低，同時引起汲 ） 極電流的空乏與減少。 上述兩個問題並不相容於技術觀點，而且無法只對熱 處理最佳化就可以解決。 更進一步地說，由於隨著電晶體微觀結構的進步，閑

第5頁 42425 8 五、發明說明（2) 極氧化膜跟著變薄，改善閘極氧化膜的可靠度成為重要的 目標。 最近，M· Koba 等人於文獻「Improving Gate Oxide Integrity in p+ PMOSFET by Using Large Grain Size Polysilicon Gate， IEDM Tech· Dig.， p. 471， 1993」 中發表，當以大晶粒多晶矽做為閘極電極時，初始耐壓可 以改善。 然而’H· ito等人於文獻「Gate Electrode Microstructure Having Stacked Large-Grain Poly Si with Ultra-Thin SiOx Interlayer for Reliability in 〇 Sub-micrometer CMOS, IEDM Tech. Dig., p. 635, 1 9 9 7」中發表於使用大晶粒多晶石夕中，以珅離子植入來摻 雜NM0S的源極/没極和閘極電極時，可能引起通道效應。 因此，可以發現神離子必定停留在閘極電極裡，並且 到達矽基板表面並導致電晶體電子特性異常。 為解決上述問題，H. 11 〇提出一種閘極結構，其係以 雙層大晶粒多晶石夕所形成。 此閘極結構藉由不導電的氧化層插入兩多晶石夕之間，

以讓上層大晶粒多晶矽晶面方向不受下層大晶粒多晶矽晶 面方向影響。 J 上述之結構包含氧化層將降低坤離子所引起通道效應 的可能性，由於上層與下層大晶粒多晶矽的晶面方向彼此 形成偏移之故。 更進一步地說，加入濃度3xi 〇igcm-3的n型填雜質到大 w4袅砵令汾f 42425 8

五、發明說明（3) 晶粒多晶矽層中，將成功地防止NMOS空乏，如果在一個溫 度範圍中進行熱處理’則NMOS電極中的硼不會通過。結果 這種結構裡，雙閘極所產生的問題能夠解決。 以下說明由H. Ito等人所提製作雙閘極CM0S的方法， 為利用兩層磷摻雜大晶粒多晶硬放置在一起。 如圖6A所示’元件隔離區域2在梦基板1上形成，一個 P型井3與NM0S通道區域4形成於MM0S所在之區域，而一個}^ 型井5與PM0S通道區域6形成於PM0S所在之區域。 0 成長閘極氧化膜7後’再成長第一碟摻雜非晶石夕層8於 其上’接著厚度1微米的氧化層9經由混合氧氣與氮氣而成 長，之後第二磷摻雜非晶矽層1 0在氧化層9上形成。在這 裡’第一與第二碟摻雜非晶石夕層8和10的構濃度為3X1Q19 cm-3 ° 其次’如圖6 B所示，進行第一與第二磷摻雜非晶矽層 8和10的結晶化熱處理（900 °C進行10秒），進而第一磷摻雜 大晶粒多晶石夕層11_第二磷摻雜大晶粒多晶妙層12便形 成。 接著，如圖6C所示’藉由將第一與第二磷摻雜大晶粒 多晶矽層11和12圖案化而形成NM0S閘極電極13與PM0S閘極 電極1 4。 再者，一個N型LDD區域15為磷或砷植入到NM0S區域中 所形成，而P型LDD區域16為硼或BF2植入到i>M0S區域而形 成。 如圖6D所示，侧壁隔板17形成後，砷被植入到NM0S區

.第7頁 424258 五、發明說明⑷ ' " " -- 域以將源極/汲極區域丨8與關〇s閘極電極摻雜成…型式。 同樣地，硼或BFa被植入到PMOS區域以將源極/汲極區 域1 9與PMOS閘極電極摻雜成p+型式。同時，pM〇s閘極電極 1 4由於N型摻質的補償而變成p+型。 其-入’如圖6E所示，此裝置經過熱處理（^0201 ,40 秒）加以活化& 如圖6F所示’將矽化物層2〇形成在N+型源極/汲極區 域與NMOS閘極電極的表面，與形成在p+型源極/汲極區域 以及PMOS閘極電極的表面來降低層電阻。 0 圖6所示之半導體裝置的製造方法，使用一種閘極電 極結構為以雙層磷掺雜大晶粒多晶矽所形成，而作為雜質 之鱗的濃度為3 xl〇19cnr3於P+型PMOS電極14中。 此雜質被引入來防止電極1 3空乏，而PMOS電極14 中的磷雜質實質上並非必要。N型磷雜質在PMOS的源極/汲 極區域1 9與閘極電極1 4中被p型硼雜質所補償。 然而’有一問題發生’即磷的存在使得pM〇s閘極電極 的層電阻上升。 當將矽化物層形成在閘極電極表面上時，會發生另一 問題’即矽化物層與大晶粒多晶矽形成的P+型閘極電極i 4 之間的接觸電阻上升。 更進一步地說，因為上下兩層大晶粒多晶矽具有相同 晶粒尺寸，且假使上下兩層碰巧以相同晶面方向形成時， 則發生神的通道效應將產生的問題。 因此，本發明的一個目的為提供一種半導體裝置及其

第8頁 424258 -^24237 矣、發喊明⑸ " " 數遠方法來解決以上的問題。 - 為了解決上述問題，本發明第一個實施態樣係關於一 褲具有多層結構閘極電極的半導體裝置，其中閘極電極最 卞層被摻入雜質。 本發明第二個實施態樣係關於根據本發明第一個實施 羅掾之半導體裝置’其中該雜質是以磷為N型雜質。 本發明第三個實施態樣係關於根據本發明第一個實施 態椽之半導體裝置，其中該閘極電極包含多層多晶矽以及 系導電的氧化層被插入在該多晶矽層之間。 + 本發明第四個實施態樣係關於根據本發明第一個實施 修掾之半導體裝置’其中該閘極電極包含多晶矽層，並且 上層的結晶晶粒尺寸小於最下層多晶矽的結晶晶粒尺寸。 本發明第五個實施態樣係關於一種具有多層結構閘極 電换的製造方法’其中該方法包含以下步驟： 成長一含有磷摻質之非晶矽層； 成長一氧化層於該層之上； 成長一無摻雜非晶矽在該氧化層上；以及 回火結晶化。 ::) 之簡單說明 圖1為依據本發明之較佳實施例之半導體裝置的橫剖 圖2A、2B、2C、2D、2E以及2F為本發明之半導體裝置

第9頁 42425 8____ 五、發明說明（6) 製造方法依製程順序的橫剖面圖。 圖3為依據本發明第一實施例之半導體裝置的變形例 的圖。_ 圖4為依據本發明第二實施例之半導體裝置的變形例 的圖_。 圖5為習用半導體裝置的圖。 圖6A、6B、6C、6D、6E以及6F為習用半導體裝置製造 方法依製程順序的橫剖面圖。 符號說明 G ~閘極電極 1〜妙基板 2 ~元件隔離區域 3〜P型井 4〜NMOS通道區 5 ~ N型井 6~PM0S通道區 7〜閘極氧化層 8 ~第一碟推雜非晶石夕層 9 ~氧化層 10〜第二磷摻雜非晶矽層 11〜第一磷摻雜大晶粒多晶矽層 1 2〜第二磷摻雜大晶粒多晶矽層 13~NM0S閘極電極

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1[PM0S閘極電極 1 5〜N型LDD區域 16〜P型LDD區域 17〜側壁隔板 1源極/汲極區域 1 9〜源極/汲極區域 2 0〜矽化物層 22〜無摻雜的非晶矽層 23、24〜多晶石夕層 輕A實施例之詳細銳日彳 本發明較佳實施例將參考附圖說明。 [第一實施例] 圖1為根據本發明一實施例之半導體裝置的橫剖面 圖。 在圖1中，根據本發明的一實施例，一種半導體裝置 包含一個閘極電極G以多層結構方式形成，其中雜質僅包 含在閘極電極G最低的一層。此雜質是由磷作為n型雜質。 閑極電極G以多層多晶矽層23及24構成，並且不導電 的氧化層9被插入多晶矽層2 3及2 4之間。 閘極電極G以多晶矽的多層23及24構成，並且上層夕 晶矽層2 4的晶粒尺寸比最下層多晶矽層2 3小。 夕 如圖5所示，習用閉極電極以多層大晶粒之多晶矽 成，所有堆疊之多晶紗的多層u、n皆摻入磷。然而如圖 ^24257 五、發明說明（8) 1申根據本發明第一實施例之閘極電 晶粒尺寸多晶矽2 3摻入磷。 ’只有最下層之大 因此，根據本發明第一實施例， 入磷，故這層多晶矽可以扮演著一個於上層多晶矽不摻 電極的空乏，也限制PMOS閘極電極的色抑制NM0S之閘極 止形成在閘極電極上之矽化物層之M s電阻增加’以及防 根據本發明第一實施例，大晶，接觸電阻上升。* 由非晶矽層經過回火結晶而成。 寸多晶矽層23是藉 0 已知當非晶矽層含有雜質時，右π^ β 粒的尺寸會變大。 在回火結晶的過程中晶 如圖4所示之習知例子中’因為所有的層24、24皆摻 入磷，因此大晶粒多晶矽層24、24的晶粒尺寸是一樣的。 相對地，在圖1所示之本發明的第一實施例中，只有 最下層2 3被播入填來轉換成大晶粒多晶石夕層，而不包含磷 雜質的上層24以較最下層23小的晶粒尺寸來形成。 晶粒尺寸較小的多晶矽層能有效地防止通道效應。因 此，本發明第一實施例中，當維持在閘極氧化膜7 '的初始 耐壓時’較習用方法更能抑制砷的通道效應。 在下文中’依據本發明第一實施例，半導體裝置的製 造方法以下列製程次序說明。 如圖2Α所示，在矽基板1上形成元件隔離區域2，於 NMOS形成區域形成Ρ型井3及NMOS通道區4，並且於PMOS所 在區域形成Ν型井5及PMOS通道區6。 成長閘極氧化層7之後，接著成長包含磷濃度3 χ1〇19

五、發明說明（9) cm-3之摻雜磷的非晶矽層8，藉由混合氧氣與氮氣來連續地 於非晶矽層上成長氧化層9 ’且再於其上成長無摻雜的非 晶矽層22。 如圖2B所示’實行熱處理（9〇〇 t：，10秒鐘）以將摻雜 碟的非晶破廣8與無摻雜的非晶梦層22的結晶化，以形成 摻雜璃的大晶粒多晶石夕層24與無摻雜的多晶石夕層23。由於 無摻雜的多晶矽層2 3不含磷，所以無摻雜'的多晶矽層的晶 粒尺寸比捧雜鱗的多晶妙層24小® 其次，如圖2C所示，藉由將摻雜磷的大晶粒多晶矽層 24與無摻雜的多晶矽層23圖案化而形成NM0S閘極電極13與f PMOS閘極電極14。 之後，藉由植入填或神在MMOS區域而形成n型LDD15 而藉由植入硼或BF2則形成P型LDD16。 接著’如圖2D所示’在形成侧壁隔板17之後，進行 NMOS區域的砷植入’以將源極/汲極區域1 8與NMOS閘極電 極13換雜成N+型。同樣地’將硼或BF2植入PM0S區域，以將 源極/沒極區域19以及PMOS閘極電極14掺雜成P+型。 再者’如圖2E所示，實行熱處理活化（1〇20。(：，40秒 鐘）。 跟著，如圖2F所示，矽化物20於N+型源極/汲極區域 18、NMOS閘極13、P+型源極/汲極區域19與PM0S閘極14的 表面上形成。 如圖1與2所示’依據本發明第一實施例，其中閘極電 極由兩層或兩層以上多晶矽形成，閘極電極最下層為摻入

第13頁 424257 424258 --- - --- — 五、發明說明（10) Ν型磷雜質並且形成大晶粒多晶矽層23，同時上層24位於 最下層多晶矽上方並不包含磷雜質^ 因此，當最下層23含有磷且形成大晶粒多晶矽層，其 扮演一個與習用上相似的角色，可抑制NMOS的空乏；而上 層不含磷，能夠防止pM〇s閘極電極丨4的層電阻的上升與防 土與矽化物層20的接觸電阻。 此外’上層多晶矽24的晶粒尺寸比最下層大晶粒多晶 矽層23小。大晶粒尺寸多晶矽層是由非晶矽層經由回火及 結晶化而得。非晶矽層含有雜質，則晶體晶粒尺寸 會變得更大。- 如圖5中之習知例所示，所有形成閘極的；|都摻入 磷，以使每層大晶粒多晶矽11、1 1的晶粒尺寸是一樣的。 相對地’如囷1與2所示之本發明的第一實施例，只有 含磷的最下層23由較大晶粒構成，而不含磷摻質’的上層24 則由小晶粒多晶矽所形成。 由小晶粒所構成的多晶矽層可有效地抑制砷摻質的通 道效應。因此’本發明的第一實施例中’當如平常保持閘 極氧化層初始耐壓時，能夠有效地抑制砷之通道效應。 如圖1所示，本發明第一實施例中’具有一層無摻雜 多晶梦的例子將被說明。然而，如圖3所示，製作一個具 有兩層或兩層以上無摻雜多晶矽層24的半導體裝置是有可 能且合意的，因為它能夠有效地防止通道效應。 [第二實施例] 囷4為本發明第二實施例的橫剖面圖》

第14頁 4242ii 4242&J ' 五、發明說明（11) 如圖4所示’本發明第二實施例用於閘極電極(j為三層 或三層以上多晶矽層所構成的半導體裝置。最下層以大晶 粒多晶矽層23包含Ν型磷雜質所形成，其中上層多晶矽層 24不含填摻質’並且上層多晶矽層24的晶粒尺寸比最下層 大晶粒多晶梦層2 3小。 如圖4所示’本發明第二實施例中，藉由上層多晶矽 比下層多晶石夕降低許多結晶晶粒高度，使得上層的晶粒尺 寸遠比下層的晶粒尺寸小。實際上藉由減少插入多晶矽24 間之氧化膜間隔而實現，而不是以相同間隔放置氧化膜 9 ° 如上述’本發明之閘極電極為多層次結構，其中只有 最下層摻入雜質作為摻質，而上層以無摻雜層形成。因 此’本發明之閘極電極如平常抑制閘極電極空乏，且抑制 閘極電極的層電阻而防止形成在閘極電極表面上的矽化物 的電阻上升。 更進一步地說，由於只有最下層結晶成較大結晶晶 粒’而上層結晶成較小結晶晶粒，且因為上層不含雜質， 本發明之閘極電極能夠比平常更有效地將通道效應降到較 小的程度’而改善氧化層的相始耐壓。

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Claims (1)

1. 4^42S7 424258 申請專利範圍 ι· 一種半導體裝置，其具有由多層次結構形成的閘 極電極，其中閘極電極的最下層摻入雜質。 Β 2.如申請專利範圍第1項之半導體裝置，其中該雜質 疋以磷為Ν型雜質。 3.如申請專利範圍第1項之半導體裝置，其中該閘極 電極包含多層多晶矽層以及不導電之氧化層存在於該多晶 矽層之間。 4.如申請專利範圍第1項之半導體裝置，其中該閘極 電極包含多晶矽層，並且上層之結晶晶粒尺寸小於最下層 多晶矽層之結晶晶粒尺寸。 5· 一種具有多層次結構閘極電極之半導體裝置的製 造方法’包含以下步驟：' 成長一層包含碟摻質的非晶梦層； 成長一層氧化層在該非晶矽層之上： 成長無摻雜的非晶矽於該氧化層之上；及 回火予以結晶。

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