JPH1131123A - バス調停回路 - Google Patents

Abstract

(57)【要約】 【課題】 複数のバス使用要求がある時の優先順位の高
いバスアクセス回路に対するバス使用連続許可の防止と
優先順位の記憶を容易にする。 【解決手段】 同時に入力された複数のバス使用要求信
号に対してそれら全てにバス使用許可を与えるまでの間
はバス要求制限回路２１によって新たな使用要求信号の
入力を抑止する。同時に受け付けたバス使用要求信号全
てに対して予め優先順位記憶手段２２に記憶した優先順
位に従い、調停回路２３が順次調停信号を発してバス使
用許可信号を出力する。バス要求制限回路は受け付けた
バス使用要求信号に対応する調停信号を全て入力すると
バス使用要求信号の入力抑止を解除し、新たな要求を受
け付ける。優先順位記憶手段はバス使用要求信号に一つ
ずつ対応する優先順位記憶手段を有する。各優先順位記
憶手段には対応するバス使用要求信号の優先順位データ
をＣＰＵのライトアクセスによって書き込む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一つのバスライン
を複数のバスアクセス回路が共有する回路に用いて好適
なバス調停回路に関する。

【０００２】

【従来の技術】従来、この種のバス調停回路は、例えば
特開平４−５２７４９号公報に示されるように、一つの
バスラインを複数のバスアクセス回路が共有している回
路において、複数のバスアクセス回路が同時にバス使用
要求信号を発した場合に、アクセス回路に対して優先順
位を決めてバス使用許可を与えることを目的として用い
られる。

【０００３】図７は従来のバス調停回路の構成を示すブ
ロック図である。この図において、バスアクセス回路１
４〜１６からのバス使用要求信号をラッチするレジスタ
４０１と、レジスタ４０１からの入力とアドレス４０７
を入力とし、制御信号４０８によって選択して出力する
セレクタ４０２と、このセレクタ４０２の出力をアドレ
スとし、予めバス使用許可優先順位を記憶したＲＡＭ４
０３と、このＲＡＭ４０３からの出力を調停信号として
ラッチし、バスアクセス回路１４〜１６のいずれかにバ
ス使用許可信号を出力するレジスタ４０４を有する。

【０００４】バスアクセス回路１４〜１６がバス使用要
求信号１〜３を出力すると、レジスタ４０１によって保
持され、セレタタ４０２を通じてＲＡＭ４０３のアドレ
スとして入力される。ＲＡＭ４０３には予めバス使用要
求信号１〜３の組み合わせ全てのアドレスに対応するバ
ス使用許可優先順位データが書き込まれている。ＲＡＭ
４０３はバス使用要求信号をアドレスとして入力される
と、それに対応したバス使用許可データを出力し、レジ
スタ４０４を通じて選択されたバスアクセス回路１４〜
１６のいずれかに対してバス使用許可信号４〜６を出力
する。

【０００５】ＯＲ回路４０６はバス使用許可を与えてい
る間はセレタタ４０２の出力を止めて、他のバスアクセ
ス回路へのバス使用許可信号を抑止する。バス使用許可
を得たバスアクセス回路が処理を終えると、終了信号が
ＯＲ回路４０５を通じてレジスタ４０４をリセットす
る。これによりバス使用許可信号とＯＲ回路４０６の抑
止信号が無くなり、次のバス調停を開始する。ＲＡＭ４
０３の優先順位データを書き替える手段としては、制御
信号４０８によってセレクタ４０２の入力をアドレス４
０７に切り替え、該当アドレスに対応する優先順位デー
タを外部からデータバス４０９を通じて書き込む。

【０００６】

【発明が解決しようとする課題】しかしながら、上述し
た従来のバス調停回路にあっては次のような問題点があ
った。第１の問題点は、優先順位の一番高いバスアクセ
ス回路がバス使用要求信号を連続して発した場合に、そ
の回路に連続してバス使用許可を与えてバスを独占させ
てしまう様な偏った調停になる可能性があった。その理
由は、バスアクセス回路１４〜１６がアクセス終了信号
を発すると、該当するバス使用要求信号の入力ラッチ用
のレジスタ４０１をリセットしてすぐに同じバスアクセ
ス回路からのバス使用要求信号を受付可能な状態にして
いることにある。

【０００７】第２の問題点は、バスアクセス回路が増え
るとＲＡＭ４０３に記憶するデータが増大し、優先順位
を書き替える処理が重くなることである。その理由は、
バス使用要求信号をＲＡＭ４０３のアドレスとして使用
するために、その組み合わせの数だけライトアクセスを
繰り返し、データを書き込まなければならない。例えば
バスアクセス回路が３個の場合は、その組み合わせでで
きるアドレスは０００〜１１１で、３ビットのデータを
８回のライトアクセスを繰り返し書き込むが、バスアク
セス回路が４個に増えると、アドレスは００００〜１１
１１までで、４ビットのデータを８回の倍の１６回のラ
イトアクセスを繰り返して書き込む必要がある。使用さ
れるデータビット数も、３×８の２４ビットから４×１
６の６４ビットに増大する。

【０００８】そこで本発明は、ある特定のバスアクセス
回路のバス独占使用を防止することができるとともに、
少ないアクセスでかつ少ないデータビット数で優先順位
の設定ができるバス調停回路を提供することを目的とし
ている。

【０００９】

【課題を解決するための手段】この目的達成のため、本
発明によるバス調停回路は、複数のバスアクセス回路よ
り同時に入力されたバス使用要求信号に対して、予め決
められた優先順位に従って全てにバス使用許可を与える
までの間は新たなバス使用要求信号の受け付けを抑止す
るバス要求制限手段を備えるものである。また、優先順
位を少ないアクセスで、かつ少ないデータビットで設定
する回路として、各バスアクセス回路に対応して優先順
位が一つだけ書き込まれる優先順位記憶手段と、記憶し
た優先順位をもとに調停信号を出力する調停手段と、出
力された調停信号に対応する前記バスアクセス回路に対
してバス使用許可信号を出力するバス使用許可信号出力
手段とを備えるものである。各優先順位記憶手段は、回
路を制御するＣＰＵより優先順位データの書き替えを可
能とする。

【００１０】この構成によれば、複数のバスアクセス回
路より同時に入力されたバス使用要求信号を保持し、こ
れらの保持した信号がある間はその後のバス使用要求信
号の入力を抑止する。この入力抑止は、保持したバス使
用要求信号の全てに対してバス使用許可を与えるまでは
解除されない。したがって、先にバス使用許可を得た優
先順位の高いバスアクセス回路が再びバス使用要求信号
を発してもその入力を抑止するので、バスの連続使用が
防止される。

【００１１】また、各バスアクセス回路に優先順位記憶
手段を一つずつ割り当て、対応するバスアクセス回路の
バス使用要求時の優先順位を記憶させる。その記憶手段
に書き込んだデータをもとに調停手段で調停を行う。こ
の場合、各優先順位記憶手段には、対応するバスアクセ
ス回路の優先順位データが一つ書き込まれるだけなの
で、調停に必要な全ての組み合わせのデータを書き込む
必要がない。したがって、優先順位を少ないアクセス
で、かつ少ないデータビットで設定することができる。

【００１２】

【発明の実施の形態】以下、本発明の実施の形態を、図
面例と共に説明する。図１は本発明に係るバス調停回路
の実施の形態の構成を示すブロック図である。また、図
２は同実施の形態のバス調停回路を用いたバス調停回路
周辺構成を示すブロック図である。 Ａ．バス調停回路周辺の構成 この実施の形態のバス調停回路は、三つのバスアクセス
回路１４、１５、１６に対して調停を行うものである。
図２において、バス調停回路１０とバスアクセス回路１
４、１５、１６及びＣＰＵ１３はＣＰＵバス１２に接続
されている。ＣＰＵ１３はバス調停回路１０からのバス
解放要求信号７を受け付けると、ＣＰＵバス１２を解放
する処理を行い、バス解放応答信号８を出力する。

【００１３】バスアクセス回路１４、１５、１６はＣＰ
Ｕバス１２の使用権を獲得するためのバス使用要求信号
１、２、３をそれぞれバス調停回路１０へ出力する。ま
た、バス調停回路１０からバス使用許可信号４、５、６
が得られることでＣＰＵバス１２の使用権を得る。ここ
ではバスアクセス回路１４、１５、１６はＣＰＵバス１
２を獲得して必要なバスアクセス処理を終えるまでバス
使用要求信号を出力し続ける。

【００１４】ＣＰＵ１３とバスアクセス回路１４、１
５、１６との間に設けたバス調停回路１０は、バスアク
セス回路１４、１５、１６からバス使用要求信号１、
２、３が入力されると、ＣＰＵ１３へバス解放要求信号
７を出力する。また、バス調停回路１０はＣＰＵ１３か
らバス解放応答信号８が入力されると、バス使用要求信
号を出力しているバスアクセス回路の中から内部に予め
記憶した優先順位に従って一つだけを選択し、バス使用
許可信号４、５、６のいずれかを出力する。

【００１５】Ｂ．バス調停回路１０の構成 図１において、バス調停回路１０にはバスアクセス回路
１４、１５、１６からのバス使用要求信号１、２、３が
入力されるが、いずれかひとつでもバス使用要求信号が
入力されれば直ちにバス解放要求信号７を出力するＯＲ
回路（バス解放要求信号出力手段）２０を有している。

【００１６】バス要求制限回路２１は入力されたバス使
用要求信号を保持し、続いて優先順位記憶手段２２へ中
継し、中継している間は新たなバス使用要求信号１、
２、３の入力を抑制する動作を行う。また、バス要求制
限回路２１には調停回路２３の調停信号２４〜２６が入
力され、かつバス使用要求信号が止められたときに保持
したバス使用要求信号をクリアする。保持したバス使用
要求信号をクリアすることで、再び新たなバス使用要求
信号を入力できる状態になる。

【００１７】バス要求制限回路２１は、あるバス使用要
求信号を中継している間に別のバス使用要求信号が新た
に入力された場合、前者のバス使用要求信号が無くなる
まで後者のバス使用要求信号の入力を抑止する。但し、
最初のバス使用要求信号が入力されてからある時間内に
別のバス使用要求信号が複数入力されると、それらの要
求信号を全て同時入力と見做して同時に優先順位記憶手
段２２へ中継する。例えば、バス使用要求信号１と２と
がある時間以内に入力され、ある時間以降にバス使用要
求信号３が入力された場合、バス要求制限回路２１はバ
ス使用要求信号１と２を同時入力と見做して保持し、直
ちに優先順位記憶手段２２に中継するが、バス使用要求
信号３はバス使用要求信号１と２が無くなるまで中継を
行わない。

【００１８】優先順位記憶手段２２は、一つのバスアク
セス回路に対応して優先順位記憶手段を一つ有する。図
１の場合はバスアクセス回路が三つなので、優先順位記
憶手段２２もそれらに対応して三つ有している。ここ
で、優先順位とは、バスアクセス回路１４、１５、１６
が同時にバス使用要求信号を発した場合のバス使用許可
信号を与える順位である。図２のようにバス使用要求を
行う回路が三つの場合はそれぞれのバスアクセス回路に
ついて１位から３位まで割り当てられる。優先順位記憶
手段２２はＣＰＵバス１２に接続され、予め各記憶手段
の対応するバスアクセス回路の優先順位データが書き込
まれる。

【００１９】優先順位記憶手段２２は、バス要求制限回
路２１からバス使用要求信号が入力されると、予め記憶
した優先順位データを調停回路２３へ出力する。優先順
位データの出力はバス使用要求信号の役割を兼ねる。複
数の記憶手段に同じ順位を書き込むことは禁止される。
調停回路２３は、優先順位記憶手段２２から優先順位デ
ータが入力されると、調停用信号２４、２５、２６をＡ
ＮＤ回路（バス使用許可信号出力手段）２７、２８、２
９へ出力する。この場合、入力される優先順位データが
複数あれば、優先度の一番高い優先順位データに対応す
る調停用信号を出力し、その優先順位データが無くなっ
てから次に優先度の高い優先順位データに対応する調停
用信号を出力する。この動作を優先度の一番低い優先順
位データまで順次行う。

【００２０】ＡＮＤ回路２７、２８、２９は、ＣＰＵ１
３からバス解放応答信号８が入力され、かつ調停回路２
３から調停用信号２４、２５、２６が入力されると、そ
れぞれのバスアクセス回路１４、１５、１６へバス使用
許可信号４、５、６を出力する。バスアクセス回路１
４、１５、１６は各々に対応するバス使用許可信号４、
５、６が入力されると、ＣＰＵバス１２の使用権を獲得
してバスアクセス処理を開始する。そして、バスアクセ
ス処理を終了すると、バス使用要求信号の出力を停止す
る。

【００２１】Ｃ．バス調停回路１０の動作 次に、バス調停回路１０の動作について説明する。ＣＰ
Ｕバス１２は通常ＣＰＵ１３が使用している。バスアク
セス回路１４、１５、１６はバスアクセスが必要になる
とＣＰＵバス１２の使用権を得るためにそれぞれバス使
用要求信号１、２、３を出力する。バス調停回路１０は
バス開放要求信号１、２、３のいずれかが入力される
と、ＯＲ回路２０によって直ちにＣＰＵ１３にバス開放
要求信号７を出力する。ＣＰＵ１３は現在の処理を終え
た時点でＣＰＵバス１２を解放し、ＣＰＵバス１２を解
放したことを知らせるバス解放応答信号８をバス調停回
路１０に出力する。

【００２２】例えば、バスアクセス回路１４〜１６のバ
ス使用要求優先順位を図３に示すように優先順位記憶手
段２２に書き込み、全てのバスアクセス回路１４、１
５、１６がある時間内にまとまってバス使用要求信号を
出力した場合の動作を説明する。バス使用要求信号１、
２、３はバス調停回路１０内のＯＲ回路２０に入力さ
れ、ＯＲ回路２０は直ちにＣＰＵ１３にバス解放要求信
号７を出力する。ＣＰＵ１３は現在の処理を終了した
後、ＣＰＵバス１２を解放し、バス解放応答信号８をバ
ス調停回路１０へ出力する。一方、バス使用要求信号
１、２、３はバス要求制限回路２１に入力される。

【００２３】バス要求制限回路２１は、ある時間内にま
とまって入力されたバス使用要求信号１〜３を同時入力
とみなして保持し、直ちに優先順位記憶手段２２に中継
する。そして、最初の入力からある時間以降は新たなバ
ス使用要求信号の入力を抑止する。優先順位記憶手投２
２は、予め記憶した通りに入力されたバス使用要求信号
１を優先度１位、バス使用要求信号２を優先度２位、バ
ス使用要求信号３を優先度３位として優先順位データを
調停回路２３に同時に出力する。調停回路２３は、優先
度１位の優先順位データを選択し、調停用信号２４のみ
を出力する。ＡＮＤ回路２７はＣＰＵ１３からのバス解
放応答信号８及び調停用信号２４が入力されると、バス
アクセス回路１４にバス使用許可信号４を出力する。

【００２４】バス使用許可信号が入力されたバスアクセ
ス回路１４は、ＣＰＵバス１２を獲得してバスアクセス
処理を行い、当該処理が終了するとバス使用要求信号１
の出力を止める。バス使用要求信号１が無くなると、バ
ス要求制限回路２１が保持したバス使用要求信号１をク
リアするので、優先順位記憶手段２２も１位の優先順位
データの出力が止り、調停用信号２４及びバス使用許可
信号４が止る。しかし、まだバス使用要求信号２と３が
出力され続けているので、調停回路２３では１位の優先
順位データが消えると直ちに優先度２位の優先順位デー
タに対応した調停用信号２５を出力し、ＡＮＤ回路２８
がバス解放応答信号８及び調停用信号２５が入力された
時点で、バスアクセス回路１５にバス使用許可信号５を
出力する。

【００２５】バスアクセス回路１５がバスアクセス処理
を行い終了すると、続いて調停回路２３は３位の優先順
位データに対応した調停用信号２６を出力し、ＡＮＤ回
路２９がバス解放応答信号８及び調停用信号２６が入力
された時点でバスアクセス回路１６にバス使用許可信号
６を出力する。バスアクセス回路１６が最後にＣＰＵバ
ス１２の使用権を得る。バス要求制限回路２１はバス使
用要求信号３が無くなるまでの間に新たに発生したバス
使用要求信号の入力を抑止する。もし、バスアクセス回
路３のバス使用要求信号３が無くなる前にバス使用要求
信号１やバス使用要求信号２が再び入力されていると、
バス使用要求信号３が無くなった時点で一斉に優先順位
記憶手段２２へバス使用要求信号の中継を再開する。こ
れにより、再び同時入力の場合の調停が行われる。

【００２６】Ｄ．バス調停回路１０の詳細な構成 図５はバス調停回路１０のバス要求制限回路２１と優先
順位記憶手段２２と調停回路２３の詳細な構成を示すブ
ロック図である。バス調停回路１０は、ある時間内、す
なわち遅延回路３３４の遅延時間内にまとまって入力さ
れたバス使用要求信号を同時入力とみなして調停を行
う。バス要求制限回路２１は、バス使用要求信号１〜３
の保持手段としてフリップフロップ３２１〜３２３を有
する。

【００２７】バス使用要求信号１、２、３は、それぞれ
ＡＮＤ回路３１１、３１２、３１３に入力される。また
バス使用要求信号中継中の新たなバス使用要求信号の入
力抑止手段としてＡＮＤ回路３１１〜３１３の他方の入
力に遅延回路３３４の出力信号が入力され、この入力が
０のときはバス使用要求信号が入力されてもフリップフ
ロップ３２１〜３２３にバス使用要求信号が出力されな
い。遅延回路３３４の出力が１のときは出力できる。遅
延回路３３４はＮＯＲ回路３３０の出力信号を入力し、
０の入力を遅延して出力し、１の入力は遅延せずに出力
する。

【００２８】ＮＯＲ回路３３０の入力にはフリップフロ
ップ３２１〜３２３の出力を接続し、いずれか一つでも
フリップフロップ３２１〜３２３の出力があればＮＯＲ
回路３３０の出力が０になるようにする。０の出力は遅
延回路３３４によって遅延してＡＮＤ回路３１１〜３１
３に入力されるので、遅延時間内に複数のバス使用要求
信号が入力されると、それらは全てフリップフロップに
入力される。フリップフロップ３２１〜３２３はバス使
用要求信号が入力されると、その信号を保持してＡＮＤ
回路３３１〜３３３に出力する。

【００２９】ＡＮＤ回路３３１〜３３３の他方の入力に
は遅延回路３３４の反転した出力が接続され、ＮＯＲ回
路３３０の出力が０になって遅延時間が経つと、ＡＮＤ
回路３３１〜３３３は一斉にフリップフロップ３２１〜
３２３の出力を優先順位記憶手段２２へ中継する。

【００３０】保持したバス使用要求信号をリセットする
信号は、ＡＮＤ回路３０１〜３０３が出力する。ＡＮＤ
回路３０１〜３０３にはそれぞれ調停用信号２４〜２６
と、バス使用要求信号を反転した論理が入力され、調停
用信号が入力されている間にバス使用要求信号が無くな
るとリセット信号を出力する。

【００３１】優先順位記憶手段２２に記憶させる優先順
位データは、１位から３位を図４に示すような２進数で
表現する。バスアクセス回路と同数のビット数のデータ
となり、ビットが１になっている位置を優先順位とし、
最上位ビットを１位として下位ビットにシフトする毎に
優先順位が１つ下がる。これにより、データは必ずどれ
か１ビットのみが１になる。したがって、優先順位記憶
手段２２はバスアクセス回路の数だけビットのあるレジ
スタをバスアクセス回路毎に一つ対応させて用意すれば
よい。図５の場合ではバスアクセス回路の数が３なの
で、３ビットのレジスタが３つ（２０１〜２０３）で構
成される。

【００３２】レジスタ２０１〜２０３は、ＣＰＵバス１
２を通じて優先順位データがセットされる。レジスタ２
０１〜２０３で互いに同じデータがセットされることは
禁止される。バス要求制限回路２１からのバス使用要求
信号出力をレジスタの出カイネーブル信号として入力
し、セットされた優先順位データを調停回路２３に出力
する。調停回路２３は優先順位記憶手段２２から入力し
た優先順位データの中で最も優先度の高いビットが１に
なっている優先順位データを選択し、対応する調停用信
号を出力する。

【００３３】レジスタ２０１の各ビット出力はそれぞれ
ＡＮＤ回路１２１〜１２４に入力される。同様にレジス
タ２０の出力はＡＮＤ回路１３１〜１３４に、レジスタ
２０３の出力はＡＮＤ回路１４１〜１４４に入力され
る。これらＡＮＤ回路は他方の入力に調停用信号が接続
され、レジスタから入力されたビットが１でかつ調停用
信号が入力されると１を出力し、ＯＲ回路１２５、１３
５、１４５を経てバス使用許可信号２４、２６、２７と
なる。一方、各レジスタビットの優先度が同じ同士のａ
１〜ｃ１、ａ２〜ｃ２、ａ３〜ｃ３がそれぞれＯＲ回路
１０１〜１０３に入力される。レジスタ出力がイネーブ
ルされると、そのレジスタに設定された優先順位に対応
するＯＲ回路１０１〜１０３の出力が１になる。ＯＲ回
路１０１の出力は優先順位１位の調停用信号として作用
し、ＡＮＤ回路１２１、１３１、１４１に入力される。

【００３４】また、ＮＯＴ回路１１１で反転した出力が
ＡＮＤ回路１１３と１１４の入力に接続され、優先順位
２位と３位の要求の抑止信号として働く。ＯＲ回路１０
２の出力は優先順位２位の調停用信号として作用し、優
先順位１位の要求が無いときにＡＮＤ回路１１３を経て
ＡＮＤ回路１２２、１３２、１４２に入力される。ま
た、ＮＯＴ回路１１２で反転した出力がＡＮＤ回路１１
４に入力され、優先順位３位の要求の抑止信号として働
く。ＯＲ回路１０３は優先順位３位の調停用信号として
作用し、優先順位１位と２位の要求が無いときにＡＮＤ
回路１１４を経てＡＮＤ回路１２４、１３４、１４４に
入力される。

【００３５】Ｅ．バス調停回路１０の動作 バス調停回路１０の動作を図６に示すタイムチャートを
参照しながら説明する。この場合、例として、バスアク
セス回路１４、１５、１６のバス使用要求優先順位を図
３で示した通りとし、それに対応する図４で示した優先
順位データをレジスタ２０１〜２０３に書き込み、バス
使用要求信号が何も無かった状態で、全てのバスアクセ
ス回路が遅延回路３３４の遅延時間内にまとまってバス
使用要求信号を出力した場合の動作を説明する。

【００３６】バス使用要求信号１、２、３はバス調停回
路１０内のＯＲ回路２０に入力され、ＯＲ回路は直ちに
ＣＰＵ１３にバス解放要求信号７を出力する。一方、バ
ス使用要求信号１、２、３は、図６の（Ａ）〜（Ｃ）に
示すようにＴ１にバス使用要求信号２の出力が最初に始
り、遅延時間（Ｔ）以内にバス使用要求信号１と３が出
力されているので、バス要求制限回路２１内のＡＮＤ回
路３１１〜３１３を経てフリップフロップ３２１〜３２
３で全てラッチされる。フリップフロップ３２１〜３２
３の出力は、遅延回路３３４とＡＮＤ回路３３１〜３３
３の働きによって、Ｔ１から遅延時間（Ｔ）後に優先順
位記憶手段２１内のレジスタ２０１〜２０３の出力（図
６（Ｋ）〜（Ｍ））を同時にイネーブルする。

【００３７】Ｔ１より遅延時間（Ｔ）後からフリップフ
ロップ３１１〜３１３が全てリセットされるまでの間は
遅延回路３３４の出力が０になるため、この間に新たに
発生したバス使用要求信号はＡＮＤ回路３１１〜３１３
で抑止される。図６では遅延回路３３４の出力（Ｆ）が
０になっている間に２度目のバス使用要求信号２がＴ２
で出力されているが、ＡＮＤ回路３１２によって入力が
抑止されているので、ＡＮＤ回路３３２の出力には現れ
ない。

【００３８】レジスタ２０１の優先順位１位の出力デー
タ「１００」はＡＮＤ回路１２１に１を入力し、調停回
路２３内のＯＲ回路１０１に１を出力させる。ＯＲ回路
１０１の出力はＡＮＤ回路１２１、１３１、１４１に入
力されるので、ＡＮＤ回路１２１が１を出力できる。レ
ジスタ２０２の優先順位２位の出力データ「０１０」は
ＯＲ回路１０２に１を出力させ、レジスタ２０３の優先
順位３位の出力データ「００１」はＯＲ回路１０３に１
を出力させるが、それらの出力は、ＮＯＴ回路１１１が
０を出力するため、それぞれＡＮＤ回路１１１３と１１
４で抑止される。これにより、レジスタ２０２から１を
入力されるＡＮＤ回路１３２及びレジスタ２０３から１
を入力されるＡＮＤ回路１４４はどちらも１を出力でき
ない。これらの働きから調停用信号２４のみがＯＲ回路
１２５を経て出力される。

【００３９】調停用信号２４は、図１中のＡＮＤ回路２
７に入力され、ＣＰＵからバス解放応答信号８が入力さ
れていればバス使用許可信号４をバスアクセス回路１４
へ出力する。バスアクセス回路１４は、バス使用許可信
号４を受けるとバスアクセス処理を開始し、当該処理を
終了するとバス使用要求信号１を停止する。図５中のＡ
ＮＤ回路３０１は調停用信号２４が入力されている状態
でバス使用要求信号１が無くなると、他方で入力してい
るバス使用要求信号１を反転した論理が１になるために
１を出力し、フリップフロップ３２１をリセットする。
フリップフロップ３２１がリセットされると、レジスタ
２０１の出力がネゲートされるので調停用信号２４及び
バス使用許可信号４の出力が停止する。

【００４０】フリップフロップ３２２と３２３はまだバ
ス使用要求信号を保持しているので、レジスタ２０２と
２０３は出力をイネーブルされたままである。レジスタ
２０１の出力が無くなることにより、ＮＯＴ回路１１１
の出力は１になる。これによりＯＲ回路１０２の出力は
ＡＮＤ回路１１３で抑止されなくなり、ＡＮＤ回路１２
２、１３２、１４２に１が入力される。一方、ＮＯＴ回
路１１２の出力は０になっているので、ＯＲ回路１０３
の出力はＡＮＤ回路１１４で抑止される。これにより、
レジスタ２０２の優先順位２位の出力「０１０」から１
が入力されるＡＮＤ回路１３２のみが１を出力し、ＯＲ
回路１３５を経て調停用信号２５が出力される。調停用
信号２５は図１中のＡＮＤ回路２８に入力され、ＣＰＵ
１３からのバス解放応答信号８が入力されていればバス
使用許可信号５をバスアクセス回路１５に出力する。

【００４１】バスアクセス回路１５はバス使用許可信号
５を受けると、バスアクセス処理を開始し、終了すると
バス使用要求信号２の出力を停止する。図５中のＡＮＤ
回路３０２は調停用信号２５が入力されている状態でバ
ス使用要求信号２が無くなると、他方で入力しているバ
ス使用要求信号１を反転した論理が１になるために１を
出力し、フリップフロップ３２２をリセットする。フリ
ップフロップ３２２がリセットされると、レジスタ２０
２の出力がネゲートされるので調停用信号２５及びバス
使用許可信号５の出力が停止する。

【００４２】フリップフロップ３２３はまだバス使用要
求信号３を保持しており、またＮＯＴ回路１１１及びＮ
ＯＴ回路１１２からの抑止は働かなくなるので、レジス
タ２０３の優先順位３位の出力「００１」から１が入力
されるＡＮＤ回路１４４が１を出力する。これによりバ
ス使用許可信号６が最後にバスアクセス回路１６に出力
される。

【００４３】バス使用要求信号を発したバスアクセス回
路が優先順位に従って順番にバスアクセス処理を終える
と、ＯＲ回路３３０の入力は全て０になり、出力は１に
なるので、遅延回路３３４は遅延することなく速やかに
１を出力し、ＡＮＤ回路３１１〜３１３での抑止はなく
なり、新たなバス使用要求信号の受付を再開する。図６
では既に２度目のバス使用要求信号２がＴ２で出力され
ていたので、抑止解除直後Ｔ３にフリップフロップ３１
２でラッチされ、Ｔ３から遅延時間（Ｔ）後にレジスタ
２０２のデータが再び出力される。また図６にある２度
目のバス使用要求信号１は、Ｔ２から遅延時間（Ｔ）よ
り遅れてＴ４で出力されたために、ＡＮＤ回路３１１で
入力が抑止される。これにより、２度目のバス使用要求
信号２は単独の要求になるので、すぐにバス調停回路１
０からバス使用許可信号５が出力される。

【００４４】ＣＰＵ１３がバスを使用している間はレジ
スタ２０１〜２０３のデータをライトアクセスで任意の
優先順位の組み合わせで書き替えることができる。バス
アクセス回路が３個の場合は、レジスタのデータビット
は合計して３×３の９ビットなので、ＣＰＵ１３のライ
トアクセスが８ビットアクセスの場合は２回、１６ビッ
ト以上のアクセスの場合は１回のライトアクセスで全て
の優先順位の変更を完了する。

【００４５】このように、この実施の形態によれば、バ
スアクセス回路１４〜１６から同時に入力されたバス使
用要求信号をバス要求制限回路２１で保持し、これらの
保持した信号がある間はバス要求制限回路２１のバス使
用要求信号の入力を抑止し、保持したバス使用要求信号
の全てに対してバス使用許可を与えるまでは入力抑止を
解除しない。これにより、本バス調停回路によって先に
バス使用許可を得た優先順位の高いバスアクセス回路が
再びバス使用要求信号を発してもバス要求制限回路が入
力を抑止するので、バスの連続使用を防ぐことができ
る。

【００４６】また、各バスアクセス回路１４〜１６に優
先順位記憶手段２２を一つずつ割り当て、対応するバス
アクセス回路のバス使用要求時の優先順位を記憶させ、
その優先順位記憶手段に書き込んだデータをもとに調停
回路２３で調停を行う。これにより、各優先順位記憶手
段には対応するバスアクセス回路１４〜１６の優先順位
データが一つ書き込まれるだけで、調停に必要な全ての
組み合わせのデータを書き込む必要がない。

【００４７】例えば、従来技術はバスアクセス回路が４
個の場合、４ビットのデータを１６個必要だが、本バス
調停回路では４ビットのデータが４個あればよい。また
データ記憶に必要なＣＰＵのライトアクセス数も、ＣＰ
Ｕが４ビットアクセスの場合、従来技術はＲＡＭを使用
するために１６アドレスすなわち１６回のアクセスが必
要だが、本バス調停回路では４回のアクセスで済む。ま
た、ＣＰＵが１６ビット以上アクセスならば、４個のレ
ジスタを同アドレスにすることで１回のライトアクセス
で済む。

【００４８】なお、上記実施の形態では、三つのバスア
クセス回路１４〜１６に対してバス調停を行うものであ
ったが、三つ以上のバスアクセス回路に対しても同様に
バスの調停を行うことができる。

【００４９】

【発明の効果】本発明によれば、複数のバスアクセス回
路から同時に受け付けたバス使用要求信号の全てに対し
て、バス使用許可を順に出し終えるまでは次の新たなバ
ス使用要求信号の受け付けを抑止するので、優先順位の
高いバスアクセス回路がバス使用要求信号を連発してバ
ス使用権を独占することが無く、全てのバスアクセス回
路に均一にバス使用権を与えるバス調停ができる。

【００５０】また、本発明によれば、各優先順位記憶手
段に、対応するバスアクセス回路の優先順位データを一
つずつ書き込むことで調停手段がそのデータを参照して
調停を行うので、データビット数が少なくて済み、また
優先順位記憶手段のビット数が少ない場合には一度のラ
イトアクセスで複数の優先順位データを書き替えること
ができる。すなわち、バス調停の優先順位を少ないデー
タビットの優先順位記憶手段で、かつ少ない回数のライ
トアクセスによって記憶させることができる。

【図面の簡単な説明】

【図１】 本発明に係るバス調停回路の実施の形態の構
成を示すブロック図である。

【図２】 同実施の形態のバス調停回路を用いたバス調
停回路周辺構成を示すブロック図である。

【図３】 同実施の形態のバス調停回路における優先順
位設定例を示す図である。

【図４】 同実施の形態のバス調停回路における優先順
位データを示す図である。

【図５】 同実施の形態のバス調停回路の詳細な構成を
示す回路図である。

【図６】 同実施の形態のバス調停回路の動作を説明す
るためのタイムチャートである。

【図７】 従来のバス調停回路の構成を示すブロック図
である。

【符号の説明】

１０ バス調停回路 １２ ＣＰＵバス １３ ＣＰＵ １４〜１６ バスアクセス回路 ２０ ＯＲ回路 ２１ バス要求制限回路 ２２ 優先順位記憶手段 ２３ 調停回路 ２７〜２９ ＡＮＤ回路

Claims (4)

【特許請求の範囲】
1. 【請求項１】 複数のバスアクセス回路より同時に入力
   されたバス使用要求信号に対して、予め決められた優先
   順位に従って全てにバス使用許可を与えるまでの間は新
   たなバス使用要求信号を受け付けを抑止するバス要求制
   限手段を備えたことを特徴とするバス調停回路。
2. 【請求項２】 複数のバスアクセス回路の各々に対して
   設けられ、対応するバスアクセス回路の優先順位データ
   を記憶するとともに、対応するバスアクセス回路からバ
   ス使用要求信号が入力されたときに当該バスアクセス回
   路の優先順位データを出力する優先順位記憶手段と、 前記複数のバスアクセス回路の各々から入力されるバス
   使用要求信号を保持するとともに、対応する前記優先順
   位記憶手段に中継し、最初のバス使用要求信号が入力さ
   れてから所定時間内に別のバス使用要求信号が少なくと
   も一つ入力されると、その要求信号を同時入力と見做し
   て同時に各々に対応する優先順位記憶手段へ中継し、所
   定時間を超えて入力されたバス使用要求信号に対しては
   先のバス使用要求信号の全てが無くなるまで入力を抑止
   するバス要求制限手段と、 前記優先順位記憶手段から優先順位データが入力される
   ことで調停用信号を出力し、また入力される優先順位デ
   ータが複数あれば優先度の一番高い優先順位データに対
   応する調停用信号を出力し、そしてその優先順位データ
   が無くなってから次に優先度の高い優先順位データに対
   応する調停用信号を出力し、以後優先度の一番低い優先
   順位データまで順次調停信号を出力する調停手段と、 この調停手段から調停信号が出力された状態で、回路を
   制御するＣＰＵからバス解放応答信号が出力されると、
   出力された調停信号に対応する前記バスアクセス回路に
   対してバス使用許可信号を出力するバス使用許可信号出
   力手段と、 を備えたことを特徴とするバス調停回路。
3. 【請求項３】 前記複数のバスアクセス回路のいずれか
   一つからでもバス使用要求信号が入力されれば回路を制
   御するＣＰＵに対してバス解放要求信号を出力するバス
   解放要求信号出力手段を更に備えたことを特徴とする請
   求項２記載のバス調停回路。
4. 【請求項４】 前記複数の優先順位記憶手段の各々は、
   前記ＣＰＵから優先順位データの書き込みが可能である
   ことを特徴とする請求項２又は３のいずれかの項記載バ
   ス調停回路。