JPH1173285A

JPH1173285A - ビデオデータ転送装置

Info

Publication number: JPH1173285A
Application number: JP9235133A
Authority: JP
Inventors: Koichi Hasegawa; 浩一長谷川
Original assignee: Casio Computer Co Ltd; Casio Electronics Manufacturing Co Ltd
Current assignee: Casio Computer Co Ltd; Casio Electronics Manufacturing Co Ltd
Priority date: 1997-08-29
Filing date: 1997-08-29
Publication date: 1999-03-16
Also published as: US6486972B1

Abstract

(57)【要約】【課題】回路規模の増大を抑制しながらビデオデータ
を高速に転送する。【解決手段】ＤＲＡＭ１に記憶されている黄色、マゼ
ンタ色、シアン色及び黒色のビデオデータをＤＭＡＣ２
を介してＳＲＡＭ３に記憶し、ＳＲＡＭ３に記憶されて
いる黄色のビデオデータをＹ用ＤＭＡＣ４によりカラー
プリンタエンジン８に転送し、ＳＲＡＭ３に記憶されて
いるマゼンタ色のビデオデータをＭ用ＤＭＡＣ５により
カラープリンタエンジン８に転送し、ＳＲＡＭ３に記憶
されているシアン色のビデオデータをＣ用ＤＭＡＣ６に
よりカラープリンタエンジン８に転送し、ＳＲＡＭ３に
記憶されている黒色のビデオデータをＫ用ＤＭＡＣ７に
よりカラープリンタエンジン８に転送する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はビデオデータ転送装
置に関し、特に、フレームメモリからプリンタエンジン
にビデオデータを転送する場合に適用して好適なもので
ある。

【０００２】

【従来の技術】従来のタンデム型カラープリンタでは、
黄色、マゼンタ色、シアン色及び黒色のそれぞれのビデ
オデータに対応した４つのビデオ転送回路を独立に設け
ることにより、フレームメモリからプリンタエンジンに
ビデオデータを転送するものがあった。

【０００３】図１１は、従来のタンデム型カラープリン
タのビデオデータ転送部の概略構成を示すブロック図で
ある。図１１において、黄色、マゼンタ色、シアン色及
び黒色の１フレーム分のビデオデータがＤＲＡＭ１０１
にそれぞれ記憶され、黄色のビデオデータはＹ用ＤＭＡ
Ｃ（ダイナミックメモリアクセスコントローラ）
１０２によりカラープリンタエンジン１０６に転送さ
れ、マゼンタ色のビデオデータはＭ用ＤＭＡＣ１０３に
よりカラープリンタエンジン１０６に転送され、シアン
色のビデオデータはＣ用ＤＭＡＣ１０４によりカラープ
リンタエンジン１０６に転送され、黒色のビデオデータ
はＫ用ＤＭＡＣ１０５によりカラープリンタエンジン１
０６に転送されるようになっていた。

【０００４】ここで、例えば、３００ｄｐｉの機種を、
バーストモード（４個の連続アドレスを１度のアクセス
で出力するもの）で動作させて高速転送を行う場合、Ｙ
用ＤＭＡＣ１０２、Ｍ用ＤＭＡＣ１０３、Ｃ用ＤＭＡＣ
１０４及びＫ用ＤＭＡＣ１０５のそれぞれ容量は、３２
ｂｉｔラッチ×４個×２ライン分だけ必要となる。

【０００５】この方法を、例えば、６００ｄｐｉの高解
像度の機種に適用すると、Ｙ用ＤＭＡＣ１０２、Ｍ用Ｄ
ＭＡＣ１０３、Ｃ用ＤＭＡＣ１０４及びＫ用ＤＭＡＣ１
０５のそれぞれ容量は、６４ｂｉｔラッチ×４個×２ラ
イン分だけ必要となり、ＤＭＡＣ全体の容量は、６４ｂ
ｉｔラッチ×４個×２ライン×４色＝２０４８ｂｉｔと
なる。

【０００６】

【発明が解決しようとする課題】このように、従来のタ
ンデム型カラープリンタでは、Ｙ用ＤＭＡＣ１０２、Ｍ
用ＤＭＡＣ１０３、Ｃ用ＤＭＡＣ１０４及びＫ用ＤＭＡ
Ｃ１０５の４つのビデオ転送回路を独立に設ける必要が
あり、ＤＲＡＭ１０１からカラープリンタエンジン１０
６へビデオデータの高速に転送したり、高解像度の機種
に対応可能としたりするためには、Ｙ用ＤＭＡＣ１０
２、Ｍ用ＤＭＡＣ１０３、Ｃ用ＤＭＡＣ１０４及びＫ用
ＤＭＡＣ１０５のそれぞれの容量を増加させる必要があ
り、回路規模が大きくなってしまうという問題があっ
た。

【０００７】また、ビデオデータがＤＲＡＭ１０１に圧
縮されて記憶されている場合、Ｙ用ＤＭＡＣ１０２、Ｍ
用ＤＭＡＣ１０３、Ｃ用ＤＭＡＣ１０４及びＫ用ＤＭＡ
Ｃ１０５のそれぞれのビデオ転送回路の前段に伸長回路
を設ける必要があり、回路規模がより一層大きくなって
しまうという問題があった。

【０００８】さらに、Ｙ用ＤＭＡＣ１０２、Ｍ用ＤＭＡ
Ｃ１０３、Ｃ用ＤＭＡＣ１０４またはＫ用ＤＭＡＣ１０
５の動作の遅いものが１つでもあると、オーバーランエ
ラーが発生するという問題があった。

【０００９】そこで、本発明の目的は、回路規模の増大
を抑制しながらビデオデータを高速に転送することが可
能なビデオデータ転送装置を提供することである。

【００１０】

【課題を解決するための手段】上述した課題を解決する
ために、本発明によれば、複数色のビデオデータが記憶
されているフレームメモリと、フレームメモリに記憶さ
れているビデオデータを色別に読み出す読み出し制御回
路と、読み出し制御回路により読み出されたビデオデー
タを所定量のデータごとに記憶するビデオバッファと、
色別に設けられており、ビデオバッファのビデオデータ
をプリンタエンジンに転送するビデオ転送回路とを備え
ている。

【００１１】このことにより、複数のビデオ転送回路が
１つのビデオバッファを共有することが可能となり、各
ビデオ転送回路ごとにビデオバッファを設ける必要がな
くなる。このため、ビデオバッファとして高速読み出だ
し可能なものを用いることにより、回路規模の増大を抑
制しながらビデオデータをプリンタエンジンに転高速に
転送することが可能となる。ここで、フレームメモリ
が、例えば、ＤＲＡＭで構成されている場合、ビデオバ
ッファとして、例えば、ＳＲＡＭを用いることにより、
ビデオデータの高速読み出しが可能となる。

【００１２】また、本発明の一態様によれば、読み出し
制御回路または色別に設けられたビデオ転送回路からの
アクセス要求に基づいて、読み出し制御回路及びビデオ
転送回路からビデオバッファへのアクセスを制御するア
クセス制御回路を備えている。

【００１３】このことにより、読み出し制御回路及び複
数のビデオ転送回路がビデオバッファへ個別にアクセス
を行った場合においても、読み出し制御回路のビデオバ
ッファへのアクセスとビデオ転送回路のビデオバッファ
へのアクセスとが衝突することを回避させることが可能
となり、１つのビデオバッファを複数のビデオ転送回路
で共有した際のデータ転送を正常に行うことが可能とな
る。

【００１４】また、本発明の一態様によれば、ビデオデ
ータを記憶するフレームメモリと、フレームメモリに記
憶されているビデオデータの読み出しアドレスを生成す
る読み出しアドレス生成回路と、ビデオデータを所定量
のデータごとに記憶するビデオバッファと、ビデオデー
タをビデオバッファへ書き込むための書き込みアドレス
を生成する書き込みカウンタ回路と、フレームメモリか
ら読み出された前記読み出しアドレスのビデオデータ
を、ビデオバッファの前記書き込みアドレスで示される
領域に書き込む書き込み制御回路と、前記所定量のデー
タのビデオバッファへの書き込みが終了した時に、書き
込み終了信号を発生させる書き込み終了信号発生回路
と、ビデオバッファからビデオデータを読み出す読み出
し制御回路と、ビデオバッファからビデオデータを読み
出した時に、読み出し終了信号を発生させる読み出し終
了信号発生回路と、読み出し制御回路が読み出したビデ
オデータをプリンタエンジンに転送する転送制御回路
と、前記読み出し終了信号に基づいて、ビデオバッファ
に対する次のビデオデータの書き込みを書き込み制御回
路に指示する書き込み指示回路と、書き込み制御回路ま
たは読み出し制御回路からのアクセス要求に対してアク
セス許可を与えることにより、書き込み制御回路及び読
み出し制御回路からビデオバッファへのアクセスを制御
するアクセス制御回路とを備えている。

【００１５】このことにより、複数の読み出し制御回路
が１つのビデオバッファを共有することが可能となり、
プリンタエンジンへのデータ転送する際の回路規模を縮
小することが可能となる。

【００１６】また、アクセス制御回路がビデオバッファ
への複数のアクセスを制御することにより、複数の読み
出し制御回路が１つのビデオバッファを共有した場合に
おいても、ビデオバッファへのアクセスの衝突を防止す
ることが可能となることから、プリンタエンジンへのデ
ータ転送を正常に行うことが可能となる。

【００１７】また、フレームメモリに記憶されているビ
デオデータを指定するアドレス生成回路を設けるととも
に、ビデオデータをビデオバッファに書き込む時のアド
レスを指定する書き込みカウンタ回路を設け、フレーム
メモリに記憶されているビデオデータをビデオバッファ
に直接転送可能とすることにより、フレームメモリから
ビデオデータを読み出す時間を短縮することが可能とな
り、フレームメモリに記憶されているビデオデータをプ
リンタエンジンに高速に転送することが可能となる。

【００１８】また、ビデオバッファのビデオデータの読
み出しが終了した時に読み出し終了信号を発生させ、こ
の読み出し終了信号に基づいて次のビデオデータをビデ
オバッファに書き込むようにすることにより、フレーム
メモリに格納されているビデオデータを順次にビデオバ
ッファに供給することが可能となり、プリンタエンジン
へのデータ転送を滞りなく行うことが可能となる。

【００１９】

【発明の実施の形態】以下、本発明の一実施例に係わる
ビデオデータ転送装置について図面を参照しながら説明
する。図１は、本発明の一実施例に係わるタンデム型カ
ラープリンタのビデオデータ転送部の概略構成を示すブ
ロック図である。図１において、黄色、マゼンタ色、シ
アン色及び黒色のビデオデータがＤＲＡＭ１にそれぞれ
記憶され、黄色、マゼンタ色、シアン色及び黒色のビデ
オデータがＤＭＡＣ２を介してバンド単位でＳＲＡＭ３
に記憶される。

【００２０】ＳＲＡＭ３に記憶されている黄色のビデオ
データは、Ｙ用ＤＭＡＣ４によりカラープリンタエンジ
ン８に転送され、ＳＲＡＭ３に記憶されているマゼンタ
色のビデオデータはＭ用ＤＭＡＣ５によりカラープリン
タエンジン８に転送され、ＳＲＡＭ３に記憶されている
シアン色のビデオデータはＣ用ＤＭＡＣ６によりカラー
プリンタエンジン８に転送され、ＳＲＡＭ３に記憶され
ている黒色のビデオデータはＫ用ＤＭＡＣ７によりカラ
ープリンタエンジン８に転送される。

【００２１】ここで、例えば、６００ｄｐｉの高解像度
の機種をバーストモードで動作させて高速転送させるた
めには、ＤＭＡＣ２の容量は、６４ｂｉｔ×４個×２ラ
イン分だけ必要となり、Ｙ用ＤＭＡＣ４、Ｍ用ＤＭＡＣ
５、Ｃ用ＤＭＡＣ６及びＫ用ＤＭＡＣ７のそれぞれ容量
は、３２ｂｉｔラッチ×２ライン分だけ必要となり、Ｄ
ＭＡＣ全体の容量は、５１２ｂｉｔ＋６４ｂｉｔ×４＝
７６８ｂｉｔとなる。このため、ＤＭＡＣについては、
図１１の従来の機種に比べて容量を削減することが可能
となり、ＤＭＡＣをＡＳＩＣで構成した場合、ＡＳＩＣ
の回路規模を削減することが可能となる。

【００２２】図２は、本発明の一実施例に係わるビデオ
データ転送装置の概略構成を示すブロック図である。図
２において、データバス４２には、ＣＰＵ１２、ＲＯＭ
１３、ＲＡＭ１４、セントロインターフェイス１５、カ
ウンタ２３の入力端子及び書き込みバッファ２４の入力
端子が接続され、アドレスバス４３には、ＣＰＵ１２、
ＲＯＭ１３、ＲＡＭ１４、アドレスデコーダ１８及びバ
ッファ２０の出力端子が接続され、データバス４４に
は、読み出しバッファ２５の出力端子、ラッチ回路３７
の入力端子、Ｍビデオ転送回路３２、Ｃビデオ転送回路
３３及びＫビデオ転送回路３４が接続され、アドレスバ
ス４５には、読み出しバッファ２７の入力端子、バッフ
ァ３９の出力端子、バッファ４２の出力端子、バッファ
４４の出力端子及びバッファ４６の出力端子が接続され
ている。なお、データバス４２、４４は、例えば、８ｂ
ｉｔのデータＤ０〜Ｄ７をパラレルに転送するものであ
る。

【００２３】パーソナルコンピュータ１１はセントロイ
ンターフェイス１５に接続され、ＣＰＵ１２のＲＤ端子
はＮＯＲ回路１９の入力端子に接続され、ＣＰＵ１２の
ＷＲ端子はアドレスデコーダ１８に接続され、ＤＭＡＣ
１６のＡｄｒ端子はバッファ２０の入力端子に接続さ
れ、ＤＭＡＣ１６のＲＤ端子はＮＯＲ回路１９の入力端
子に接続され、ＤＭＡＣ１６のｉＮＴ端子はＯＲ回路２
９の入力端子に接続され、ＮＯＲ回路１９の出力端子は
アドレスデコーダ１８に接続され、ＮＯＲ回路２１の出
力端子はＮＯＲ回路２２の入力端子に接続され、ＮＯＲ
回路２２の出力端子はビデオバッファ２８のＣＳ端子に
接続され、カウンタ２３の出力端子は書き込みバッファ
２６の入力端子に接続されている。

【００２４】書き込みバッファ２４の出力端子及び読み
出しバッファ２５の入力端子はデータバスを介してビデ
オバッファ２８に接続され、書き込みバッファ２６の出
力端子及び読み出しバッファ２７の入力端子はアドレス
バスを介してビデオバッファ２８に接続され、アドレス
カウンタ４０、Ｍビデオ転送回路３２、Ｃビデオ転送回
路３３及びＫビデオ転送回路３４はＯＲ回路２９の入力
端子に接続され、ＯＲ回路２９の出力端子はＣＰＵ１２
に接続され、フリップフロップ３０のＤ端子はデータバ
ス４２のＤ０信号線に接続され、フリップフロップ３０
の反転出力端子はタンデム型カラープリンタエンジン３
６に接続されている。

【００２５】バスアービタ１７のＨＯＬＤＲｅｑ端子は
ＣＰＵ１２のＨＯＬＤＲｅｑ端子に接続され、バスアー
ビタ１７のＨＯＬＤＡｃｋ端子はＣＰＵ１２のＨＯＬＤ
Ａｃｋ端子に接続され、バスアービタ１７のＤＭＡＲｅ
ｑ端子はＤＭＡＣ１６のＲｅｑ端子に接続され、バスア
ービタ１７のＤＭＡＡｃｋ端子はＤＭＡＣ１６のＡｃｋ
端子、バッファ２０及び書き込みバッファ２４に接続さ
れ、バスアービタ１７のＹＲｅｑ端子はビデオ制御シー
ケンサ４１のＲｅｑ端子に接続され、バスアービタ１７
のＹＡｃｋ端子はビデオ制御シーケンサ４１のＡｃｋ端
子及びＮＯＲ回路２１の入力端子に接続され、バスアー
ビタ１７のＭＲｅｑ端子はＭビデオ転送回路３２に接続
され、バスアービタ１７のＭＡｃｋ端子はＭビデオ転送
回路３２及びＮＯＲ回路２１の入力端子に接続され、バ
スアービタ１７のＣＲｅｑ端子はＣビデオ転送回路３３
に接続され、バスアービタ１７のＣＡｃｋ端子はＣビデ
オ転送回路３３及びＮＯＲ回路２１の入力端子に接続さ
れ、バスアービタ１７のＫＲｅｑ端子はＫビデオ転送回
路３４に接続され、バスアービタ１７のＫＡｃｋ端子は
Ｋビデオ転送回路３４及びＮＯＲ回路２１の入力端子に
接続されている。

【００２６】アドレスデコーダ１８のＲＯＭＣＳ端子は
ＲＯＭ１３のＣＳ端子に接続され、アドレスデコーダ１
８のＲＡＭＣＳ端子はＲＡＭ１３のＣＳ端子に接続さ
れ、アドレスデコーダ１８のＲＡＭＲ／Ｓ端子はＲＡＭ
１３のＲ／Ｓ端子に接続され、アドレスデコーダ１８の
ＶｉｄｅｏＢｕｆＣＳ端子はＮＯＲ回路２２の入力端子
及び書き込みバッファ２６に接続され、アドレスデコー
ダ１８のＶｉｄｅｏＢｕｆＲ／Ｗ端子はビデオバッファ
２８のＲ／Ｗ端子に接続され、アドレスデコーダ１８の
ＤＭＡＳｔａｒｔＡｄｒＳｅｔ端子及びＤＭＡＣｏｕｎ
ｔｅｒＳｅｔ端子はＤＭＡＣ１６に接続され、アドレス
デコーダ１８のＤＭＡＳｔａｒｔ端子はＤＭＡＣ１６の
Ｓｔａｒｔ端子に接続され、アドレスデコーダ１８のＥ
ｎｇｉｎｅＳｔａｒｔ端子はフリップフロップ３０に接
続され、アドレスデコーダ１８のＣＬＲ１端子はアドレ
スカウンタ４０のクリア端子に接続され、アドレスデコ
ーダ１８のＣＬＲ２端子はＭビデオ転送回路３２のアド
レスカウンタ４３に接続され、アドレスデコーダ１８の
ＣＬＲ３端子はＣビデオ転送回路３３のアドレスカウン
タ４５に接続され、アドレスデコーダ１８のＣＬＲ４端
子はＫビデオ転送回路３４のアドレスカウンタ４７に接
続されている。

【００２７】ビデオ制御シーケンサ４１のＣｏｕｎｔＵ
ｐ端子はアドレスカウンタ４０に接続され、ビデオ制御
シーケンサ４１のＬａｔｃｈ端子はラッチ回路３７に接
続され、ビデオ制御シーケンサ４１のＬｏａｄ端子及び
ＶＣＬＫ端子はパラレルシリアル変換回路３８に接続さ
れ、ビデオ制御シーケンサ４１のＨＳＹＮ端子及びＶＳ
ＹＮ端子はタンデム型カラープリンタエンジン３６に接
続され、ラッチ回路３７の出力端子はパラレルシリアル
変換回路３８の入力端子に接続され、パラレルシリアル
変換回路３８の出力端子はタンデム型カラープリンタエ
ンジン３６に接続され、Ｍビデオ転送回路３２、Ｃビデ
オ転送回路３３及びＫビデオ転送回路３４は、タンデム
型カラープリンタエンジン３６に接続されている。

【００２８】バッファ３９の最上位２ビットの入力端子
には、“００”が入力されるとともに、バッファ３９の
下位ビットの入力端子にはアドレスカウンタ４０の出力
端子が接続され、バッファ４２の最上位２ビットの入力
端子には、“０１”が入力されるとともに、バッファ４
２の下位ビットの入力端子にはアドレスカウンタ４３の
出力端子が接続され、バッファ４４の最上位２ビットの
入力端子には、“１０”が入力されるとともに、バッフ
ァ４４の下位ビットの入力端子にはアドレスカウンタ４
５の出力端子が接続され、バッファ４６の最上位２ビッ
トの入力端子には、“１１”が入力されるとともに、バ
ッファ４６の下位ビットの入力端子にはアドレスカウン
タ４７の出力端子が接続されている。

【００２９】ここで、読み出しバッファ２５、２７、Ｏ
Ｒ回路２９、フリップフロップ３０、Ｙビデオ転送回路
３１、Ｍビデオ転送回路３２、Ｃビデオ転送回路３３及
びＫビデオ転送回路３４は、ＡＳＩＣ３５により構成さ
れている。なお、Ｍビデオ転送回路３２、Ｃビデオ転送
回路３３及びＫビデオ転送回路３４の構成は、Ｙビデオ
転送回路３１の構成と同様である。

【００３０】次に、図２のビデオデータ転送装置の動作
について説明する。パーソナルコンピュータ１１が印刷
データをセントロインターフェイス１５を介して送信す
ると、ＣＰＵ１２は、パーソナルコンピュータ１１から
送られてきた印刷データを解析し、黄色、マゼンタ色、
シアン色及び黒色の各色ごとのビデオデータ（ドットパ
ターンデータ）を作成し、ＲＡＭ１４に格納する。

【００３１】次に、ＤＭＡＣ１６は、ＲＡＭ１４に格納
されているビデオデータをバンド単位（例えば、４０９
６バイト分）で読み出し、黄色、マゼンタ色、シアン色
及び黒色の各色ごとにビデオバッファ２８へ書き込む。
ビデオバッファ２８へ書き込まれたビデオデータは、Ｙ
ビデオ転送回路３１、Ｍビデオ転送回路３２、Ｃビデオ
転送回路３３及びＫビデオ転送回路３４により読み出さ
れ、タンデム型カラープリンタエンジン３６に転送され
る。

【００３２】ここで、例えば、Ｙビデオ転送回路３１に
はラッチ回路３７及びパラレルシリアル変換回路３８が
設けられ、ビデオバッファ２８から読み出したビデオデ
ータをラッチ回路３７にラッチしてから、パラレルシリ
アル変換回路３８に供給するようにしている。このた
め、ビデオデータをタンデム型カラープリンタエンジン
３６に転送している間に、次のビデオデータをビデオバ
ッファ２８から読み出すことが可能となり、ビデオバッ
ファ２８へのアクセスを迅速に行うことが可能となる。

【００３３】また、ビデオバッファ２８へのアクセス
は、ＤＭＡＣ１６、Ｙビデオ転送回路３１、Ｍビデオ転
送回路３２、Ｃビデオ転送回路３３及びＫビデオ転送回
路３４によって個別に行われことから、これらのアクセ
スが衝突しないようにする必要がある。このため、ＤＭ
ＡＣ１６、Ｙビデオ転送回路３１、Ｍビデオ転送回路３
２、Ｃビデオ転送回路３３及びＫビデオ転送回路３４の
ビデオバッファ２８へのアクセスを、バスアービタ１７
により調整するようにしている。また、ＲＡＭ１４への
アクセスは、ＣＰＵ１２及びＤＭＡＣ１６によって個別
に行われることから、ＤＭＡＣ１６がＲＡＭ１４へアク
セスする場合、ＣＰＵ１２にホールド要求を行うことに
より、これらのアクセスが衝突しないようにようにして
いる。

【００３４】さらに、ビデオバッファ２８の１バンド分
のビデオデータがタンデム型カラープリンタエンジン３
６に転送されると、ＲＡＭ１４に格納されている次の１
バンド分のビデオデータをビデオバッファ２８へ書き込
む必要がある。このため、ビデオバッファ２８の１バン
ド分のビデオデータの転送が終了すると、その転送を行
ったＹビデオ転送回路３１、Ｍビデオ転送回路３２、Ｃ
ビデオ転送回路３３またはＫビデオ転送回路３４は、ｉ
ＮＴ信号を出力する。ＤＭＡＣ１６は、このｉＮＴ信号
に基づいて、次の１バンド分のビデオデータについての
ビデオバッファ２８への書き込みタイミングを判別する
ことが可能となり、ビデオバッファ２８からのビデオデ
ータの読み出しを順次に進めることが可能となる。

【００３５】このように、Ｙビデオ転送回路３１、Ｍビ
デオ転送回路３２、Ｃビデオ転送回路３３及びＫビデオ
転送回路３４が１つのビデオバッファ２８を共有しなが
らビデオデータを転送することが可能となることから、
ＲＡＭ（フレームメモリ）１４に記憶されているビデオ
データをタンデム型カラープリンタエンジン３６に転送
する際の回路規模の増大を抑制することが可能となる。

【００３６】また、ＲＡＭ１４に記憶されているビデオ
データをビデオバッファ２８に書き込む場合、ＤＭＡＣ
１６がＲＡＭ１４にアドレスを供給してＲＡＭ１４から
ビデオデータを読み出すとともに、カウンタ回路２３が
ビデオバッファ２８にアドレスを供給してＲＡＭ１４か
ら読み出されたビデオデータをビデオバッファ２８に書
き込むようにしている。このために、ビデオデータをＲ
ＡＭ１４から読み出す際にＤＭＡＣ１６がＲＡＭ１４に
アドレスを連続して供給することが可能となり、ＲＡＭ
１４からビデオバッファ２８へのビデオデータの転送時
間を短縮することが可能となる。

【００３７】また、高速読み出しが可能なＳＲＡＭをビ
デオバッファ２８として使用することにより、ビデオバ
ッファ２８からビデオ転送回路３１〜３４へのビデオデ
ータの転送時間を短縮することが可能となり、ＲＡＭ
（フレームメモリ）１４に記憶されているビデオデータ
をタンデム型カラープリンタエンジン３６に高速に転送
することが可能となる。また、ビデオ用ＤＭＡＣの動作
が少し遅くとも、合計がビデオバッファ２８の処理時間
内であれば、オーバーランの発生を防止することが可能
となる。

【００３８】図３は、図２のＲＡＭ１４の内容の一例を
示す図である。図３において、ＲＡＭ１４には、システ
ム制御用エリア及び受信バッファが設けられているとと
もに、１フレーム分の黄色のビデオデータを格納するＹ
フレームメモリ、１フレーム分のマゼンタ色のビデオデ
ータを格納するＭフレームメモリ、１フレーム分のシア
ン色のビデオデータを格納するＣフレームメモリ及び１
フレーム分の黒色のビデオデータを格納するＫフレーム
メモリが設けられている。

【００３９】図４は、図２のバスアービタ１７の動作の
一例を示すフローチャートである。図４において、バス
アービタ１７は、ＤＭＡＣ１６からＤＭＡＲｅｑ信号が
出力されているかどうかを判断し（ステップＳ１）、Ｄ
ＭＡＣ１６からＤＭＡＲｅｑ信号が出力されている場
合、ＨｏｌｄＲｅｑ信号をＣＰＵ１２へ送る（ステップ
Ｓ２）。ＨｏｌｄＲｅｑ信号をＣＰＵ１２へ送ると、Ｃ
ＰＵ１２からＨｏｌｄＡｃｋ信号が送られてくるまで待
機し（ステップＳ３）、ＣＰＵ１２からＨｏｌｄＡｃｋ
信号が送られてくると、ＤＭＡＡｃｋ信号をＤＭＡＣ１
６に出力する（ステップＳ４）。この状態で、ＤＭＡＲ
ｅｑ信号がオフとなるまで待機し（ステップＳ５）、Ｄ
ＭＡＲｅｑ信号がオフとなると、ＤＭＡＡｃｋ信号の出
力を停止し（ステップＳ６）、ステップＳ１に戻る。

【００４０】ステップＳ１でＤＭＡＲｅｑ信号がオフと
なっている場合、Ｙビデオ転送回路３１からＹＲｅｑ信
号が出力されているかどうかを判断する（ステップＳ
７）。そして、Ｙビデオ転送回路３１からＹＲｅｑ信号
が出力されている場合、ＹＡｃｋ信号をＹビデオ転送回
路３１に出力する（ステップＳ８）。この状態で、ＹＲ
ｅｑ信号がオフとなるまで待機し（ステップＳ９）、Ｙ
Ｒｅｑ信号がオフとなると、ＹＡｃｋ信号の出力を停止
し（ステップＳ１０）、ステップＳ１に戻る。

【００４１】ステップＳ１でＤＭＡＲｅｑ信号がオフ、
ステップＳ７でＹＲｅｑ信号がオフとなっている場合、
Ｍビデオ転送回路３２からＭＲｅｑ信号が出力されてい
るかどうかを判断する（ステップＳ１１）。そして、Ｍ
ビデオ転送回路３２からＭＲｅｑ信号が出力されている
場合、ＭＡｃｋ信号をＭビデオ転送回路３２に出力する
（ステップＳ１２）。この状態で、ＭＲｅｑ信号がオフ
となるまで待機し（ステップＳ１３）、ＭＲｅｑ信号が
オフとなると、ＭＡｃｋ信号の出力を停止し（ステップ
Ｓ１４）、ステップＳ１に戻る。

【００４２】ステップＳ１でＤＭＡＲｅｑ信号がオフ、
ステップＳ７でＹＲｅｑ信号がオフ、ステップＳ１１で
ＭＲｅｑ信号がオフとなっている場合、Ｃビデオ転送回
路３３からＣＲｅｑ信号が出力されているかどうかを判
断する（ステップＳ１５）。そして、Ｃビデオ転送回路
３３からＣＲｅｑ信号が出力されている場合、ＣＡｃｋ
信号をＣビデオ転送回路３３に出力する（ステップＳ１
６）。この状態で、ＣＲｅｑ信号がオフとなるまで待機
し（ステップＳ１７）、ＣＲｅｑ信号がオフとなると、
ＣＡｃｋ信号の出力を停止し（ステップＳ１８）、ステ
ップＳ１に戻る。

【００４３】ステップＳ１でＤＭＡＲｅｑ信号がオフ、
ステップＳ７でＹＲｅｑ信号がオフ、ステップＳ１１で
ＭＲｅｑ信号がオフ、ステップＳ１５でＣＲｅｑ信号が
オフとなっている場合、Ｋビデオ転送回路３４からＫＲ
ｅｑ信号が出力されているかどうかを判断する（ステッ
プＳ１９）。そして、Ｋビデオ転送回路３４からＫＲｅ
ｑ信号が出力されている場合、ＫＡｃｋ信号をＫビデオ
転送回路３４に出力する（ステップＳ２０）。この状態
で、ＫＲｅｑ信号がオフとなるまで待機し（ステップＳ
２１）、ＫＲｅｑ信号がオフとなると、ＫＡｃｋ信号の
出力を停止し（ステップＳ２２）、ステップＳ１に戻
る。

【００４４】このように、バスアービタ１７は、ステッ
プＳ２〜ステップＳ６でＤＭＡＣ１６からビデオバッフ
ァ２８へのアクセスを管理し、ステップＳ８〜ステップ
Ｓ１０でＹビデオ転送回路３１からビデオバッファ２８
へのアクセスを管理し、ステップＳ１２〜ステップＳ１
４でＭビデオ転送回路３２からビデオバッファ２８への
アクセスを管理し、ステップＳ１６〜ステップＳ１８で
Ｃビデオ転送回路３３からビデオバッファ２８へのアク
セスを管理し、ステップＳ２０〜ステップＳ２２でＫビ
デオ転送回路３４からビデオバッファ２８へのアクセス
を管理している。そして、Ｙビデオ転送回路３１、Ｍビ
デオ転送回路３２、Ｃビデオ転送回路３３、またはＫビ
デオ転送回路３４により、ビデオバッファ２８の１バン
ド分のビデオデータの転送が終了すると、ステップＳ１
に戻ることにより、次の１バンド分のビデオデータをビ
デオバッファ２８に書き込むことが可能となり、ＲＡＭ
１４に格納されている１フレーム分のビデオデータを順
次にタンデム型カラープリンタエンジン３６に転送する
ことが可能となる。

【００４５】図５は、図２のビデオバッファ２８書き込
み時のビデオデータ転送装置の動作の一例を示すタイム
チャートである。図５において、ＲＡＭ１４に格納され
ているビデオデータをビデオバッファ２８に書き込む場
合、ＣＰＵ１２は、ＲＤ信号をハイレベルにするととも
に、ＷＲ信号をアドレスデコーダ１８に出力することに
より（Ａ１、Ａ２、Ａ３、Ａ４）、ＤＭＡスタートアド
レスセット、ＤＭＡカウンタセット、ビデオバッファア
ドレスセット、ＤＭＡスタートセットを行う。アドレス
デコーダ１８は、ＣＰＵ１２から出力されたＷＲ信号の
タイミングに従って、ＤＭＡスタートアドレスセット信
号及びＤＭＡカウンタセット信号をＤＭＡＣ１６に送る
とともに、ビデオバッファアドレスセット信号をカウン
タ２３に送り、ＤＭＡスタートセット信号をＤＭＡＣ１
６に送る（Ａ６）。

【００４６】カウンタ２３は、ビデオバッファアドレス
セット信号がアドレスデコーダ１８から送られてくる
と、ビデオバッファ２８の読み出しアドレスを設定し、
バッファ２６に出力する（Ａ５）。バッファ２６は、ビ
デオバッファ２８の読み出しアドレスをビデオバッファ
２８のアドレスバスに出力する。

【００４７】ＤＭＡＣ１６は、ＤＭＡスタートアドレス
セット信号がアドレスデコーダ１８から送られてくる
と、ＲＡＭ１４のスタートアドレスをバッファ２０に設
定する。そして、ＤＭＡＣ１６は、ＤＭＡスタートセッ
ト信号がアドレスデコーダ１８から送られてくると、Ｄ
ＭＡＲｅｑ信号をハイレベルからローレベルにし、バス
アービタ１７に書き込み要求を行う（Ａ７）。バスアー
ビタ１７は、書き込み要求がＤＭＡＣ１６から行われる
と、Ｙビデオ転送回路３１、Ｍビデオ転送回路３２、Ｃ
ビデオ転送回路３３、またはＫビデオ転送回路３４がア
クセス要求を出しているかどうかを調べ、Ｙビデオ転送
回路３１、Ｍビデオ転送回路３２、Ｃビデオ転送回路３
３、及びＫビデオ転送回路３４がアクセス要求を出して
いない場合、ＨｏｌｄＲｅｑ信号をハイレベルからロー
レベルにし、ＣＰＵ１２にホールド要求を行う（Ａ
８）。

【００４８】ＣＰＵ１２は、ホールド要求がバスアービ
タ１７から行われると、データバス４２及びアドレスバ
ス４３を解放する。そして、ＨｏｌｄＡｃｋ信号をハイ
レベルからローレベルにし、バスアービタ１７にホール
ド許可を行う（Ａ９）。バスアービタ１７は、ホールド
許可がＣＰＵ１２から行われると、ＤＭＡＡｃｋ信号を
ハイレベルからローレベルにし（Ａ１０）、ＤＭＡＣ１
６に書き込み許可を行う（Ａ１１）。

【００４９】ＤＭＡＣ１６は、書き込み許可がバスアー
ビタ１７から行われると、ＲＤ信号をＮＯＲ回路１９を
介してアドレスデコーダ１８に出力する。アドレスデコ
ーダ１８は、ＲＤ信号がＤＭＡＣ１６から送られてくる
と、ＲＡＭリード信号をＲＡＭ１４のＲＷ端子に出力す
るとともに、ＲＡＭチップセレクト信号をＲＡＭ１４の
ＣＳ端子に出力する。さらに、アドレスデコーダ１８
は、ビデオバッファリード信号をビデオバッファ２８の
ＲＷ端に出力するとともに、ビデオバッファチップセレ
クト信号をＮＯＲ回路２２を介してビデオバッファ２８
のＣＳ端子に出力する。

【００５０】ＲＡＭ１４は、ＲＡＭリード信号及びＲＡ
Ｍチップセレクト信号がＤＭＡＣ１６から送られてくる
と、アドレスバス４３を介してバッファ２０から送られ
てきたアドレスで示される番地のビデオデータを読み出
し、読み出したビデオデータをデータバス４２に出力す
る。データバス４２に出力されたビデオデータは、書き
込みバッファ２４に格納される。書き込みバッファ２４
は、格納しているビデオデータをビデオバッファ２８の
データバスに出力する。

【００５１】ビデオバッファ２８は、ビデオバッファリ
ード信号及びビデオバッファチップセレクト信号がＤＭ
ＡＣ１６から送られてくると、書き込みバッファ２４か
ら出力されたデータを、書き込みバッファ２６から出力
されたアドレスで示される番地に書き込む。ビデオバッ
ファ２８への１回目の書き込みが終了し、ＤＭＡＣ１６
のＲＤ信号がローレベルからハイレベルになると（Ａ１
２）、ＤＭＡＣ１６は、ＤＭＡＲｅｑ信号をローレベル
からハイレベルにし、バスアービタ１７に書き込み要求
の終了を伝える（Ａ１３）。バスアービタ１７は、書き
込み要求の終了がＤＭＡＣ１６から伝えられると、Ｈｏ
ｌｄＲｅｑ信号をローレベルからハイレベルにし、ＣＰ
Ｕ１２にホールド要求の解除を行う（Ａ１４）。

【００５２】ＣＰＵ１２は、ホールド要求の解除がバス
アービタ１７から行われると、データバス４２及びアド
レスバス４３を占有する。そして、ＨｏｌｄＡｃｋ信号
をローレベルからハイレベルにし、ホールド許可の解除
をバスアービタ１７に行う（Ａ１５）。バスアービタ１
７は、ホールド許可の解除がＣＰＵ１２から行われる
と、ＤＭＡＡｃｋ信号をローレベルからハイレベルにし
（Ａ１６）、ＤＭＡＣ１６への書き込み許可を解除する
（Ａ１７）。

【００５３】カウンタ２３は、ビデオバッファ２８への
１回目の書き込みが終了すると、ビデオバッファ２８の
読み出しアドレスをカウントアップし、カウントアップ
した結果をバッファ２６に出力する。バッファ２６は、
カウントアップされたビデオバッファ２８の読み出しア
ドレスを、ビデオバッファ２８のアドレスバスに出力す
る。

【００５４】ＤＭＡＣ１６は、ビデオバッファ２８への
１回目の書き込みが終了すると、ＲＡＭ１４のスタート
アドレスをカウントアップし、カウントアップした結果
得られたアドレスをバッファ２０に設定する。そして、
ＤＭＡＣ１６は、バスアービタ１７に書き込み要求を行
い、書き込み許可がバスアービタ１７から行われると、
ＲＤ信号を出力する。この結果、カウントアップしたア
ドレスで示される番地のビデオデータがＲＡＭ１４から
読み出され、このビデオデータがビデオバッファ２８に
送られ、カウンタ２３から出力されたアドレスで示され
る番地に書き込まれる。

【００５５】以上の動作を繰り返し、ＤＭＡＣ１６から
出力されるアドレスのカウント回数がＤＭＡカウンタセ
ット値に達すると、ＤＭＡＣ１６は、ｉＮＴ信号をＯＲ
回路２９を介してＣＰＵ１２に出力し、ＤＭＡ終了を指
示する。ＣＰＵ１２は、ＤＭＡＣ１６からｉＮＴ信号を
受け取ると、ＤＭＡスタートアドレスセット、ＤＭＡカ
ウンタセット、ＶｉｄｅｏＢｕｆｆｅｒアドレスセッ
ト、ＤＭＡスタートセットを行い、次のバンドのビデオ
データについてのビデオバッファ２８への書き込みをＤ
ＭＡＣ１６に指示する。

【００５６】図６は図２のビデオバッファ２８の内容の
一例を示す図である。図６において、Ｙバンドバッフ
ァ、Ｍバンドバッファ、Ｃバンドバッファ及びＫバンド
バッファがそれぞれ、例えば、４０９６バイト分だけ設
けられている。そして、Ｙバンドバッファ、Ｍバンドバ
ッファ、Ｃバンドバッファ及びＫバンドバッファをそれ
ぞれ、バンドバッファ（１）とバンドバッファ（２）と
の２つの領域に分け、一方の領域に書き込みが行われて
いる時に、他方の領域から読み出しを行うことにより、
各バンド内において書き込みと読み出しとを同時に行う
ことを可能としている。

【００５７】図７は、図６のＹバンドバッファ書き込み
時のＣＰＵ１２の動作の一例を示すフローチャートであ
る。図７において、まず、ＲＡＭ１４の先頭の１バンド
分のビデオデータをＹバンドバッファ（１）に転送させ
る。ここで、ＲＡＭ１４のＹフレームメモリのスタート
アドレス及びレングス（ＤＭＡカウンタの設定値）をＤ
ＭＡＣ１６に設定するとともに、ビデオバッファ２８の
スタートアドレスをＹバンドバッファ（１）の最初の番
地に設定する（ステップＳ３１）。そして、ＤＭＡＣ１
６からｉＮＴ信号が送られてきたかどうかを検出するこ
とにより、ＲＡＭ１４の先頭の１バンド分のビデオデー
タについてのＹバンドバッファ（１）への転送が、終了
したかどうかを判断する（ステップＳ３２）。

【００５８】次に、ＤＭＡＣ１６からｉＮＴ信号が送ら
れてくると、ＲＡＭ１４の次の１バンド分のビデオデー
タをＹバンドバッファ（２）に転送させる。ここで、Ｒ
ＡＭ１４のＹフレームメモリの次のスタートアドレスを
ＤＭＡＣ１６に設定するとともに、ビデオバッファ２８
のスタートアドレスをＹバンドバッファ（２）の最初の
番地に設定する（ステップＳ３３）。そして、ＣＰＵ１
２は、ＤＭＡＣ１６からｉＮＴ信号が送られてきたかど
うかを検出することにより、ＲＡＭ１４の次の１バンド
分のビデオデータがＹバンドバッファ（２）に転送され
たかどうかを判断する（ステップＳ３４）。

【００５９】次に、ＤＭＡＣ１６からｉＮＴ信号が送ら
れてくると、タンデム型カラープリンタエンジン３６を
起動する（ステップＳ３５）。そして、Ｙビデオ転送回
路３１からＹｉＮＴ信号が送られてきたかどうかを検出
することにより、Ｙバンドバッファからタンデム型カラ
ープリンタエンジン３６への１バンド分のビデオデータ
の転送が完了したかどうかを判断する（ステップＳ３
６）。

【００６０】次に、ＹｉＮＴ信号がＹビデオ転送回路３
１から送られてくると、１バンド分のビデオデータの転
送が完了したＹバンドバッファに対し、ＲＡＭ１４の次
の１バンド分のビデオデータを転送させる。ここで、Ｒ
ＡＭ１４のＹフレームメモリの次のスタートアドレスを
ＤＭＡＣ１６に設定するとともに、ビデオバッファ２８
のスタートアドレスを、１バンド分の転送が完了した方
のＹバンドバッファ（１）またはＹバンドバッファ
（２）に変更する（ステップＳ３７）。そして、ＣＰＵ
１２は、ｉＮＴ信号がＤＭＡＣ１６から送られてきたか
どうかを検出することにより、ＲＡＭ１４の次の１バン
ド分のビデオデータがＹバンドバッファに転送されたか
どうかを判断する（ステップＳ３８）。

【００６１】次に、ＤＭＡＣ１６からｉＮＴ信号が送ら
れてくると、Ｙビデオ転送回路３１からＹｉＮＴ信号が
送られてきたかどうかを検出することにより、Ｙバンド
バッファからタンデム型カラープリンタエンジン３６へ
の１バンド分のビデオデータの転送が完了したかどうか
を判断する（ステップＳ３９）。そして、ＹｉＮＴ信号
がＹビデオ転送回路３１から送られてくると、１ページ
分のビデオデータのＹバンドバッファへの転送が完了し
たかどうかを判断し（ステップ４０）、１ページ分の転
送が完了していない場合、ステップＳ３７に戻り、ＲＡ
Ｍ１４の次のバンドのビデオデータがＹバンドバッファ
へ転送されるようにＤＭＡＣ１６に指示する。

【００６２】なお、図６のＭバンドバッファ、Ｃバンド
バッファ及びＫバンドバッファの書き込み時のＣＰＵ１
２の動作も同様である。図８は、用紙１枚分を黄色で印
刷する時のタンデム型カラープリンタエンジン３６の動
作の一例を示すタイムチャートである。図８において、
ＣＰＵ１２がアドレスデコーダ１８にＷＲ信号を出力す
ると（Ｂ１）、アドレスデコーダ１８はフリップフロッ
プ３０にエンジンスタート信号を出力する。ここで、デ
ータバス４２のＤ０信号線からフリップフロップ３０の
Ｄ端子に“０”が入力されると、Ｓｔａｒｔ信号がフリ
ップフロップ３０からタンデム型カラープリンタエンジ
ン３６へ出力される。タンデム型カラープリンタエンジ
ン３６は、Ｓｔａｒｔ信号がフリップフロップ３０から
送られてくると、Ｙ−ＶＳＹＮＣ信号及びＹ−ＨＳＹＮ
Ｃ信号をＹビデオ転送回路３１に送る。Ｙビデオ転送回
路３１は、Ｙ−ＨＳＹＮＣ信号に同期してＹビデオデー
タをタンデム型カラープリンタエンジン３６に出力する
ことにより、用紙１枚分を黄色で印刷する。

【００６３】なお、用紙１枚分をマゼンタ色、シアン色
及び黒色で印刷する時の動作も同様であり、Ｙビデオ転
送回路３１、Ｍビデオ転送回路３２、Ｃビデオ転送回路
３３及びＫビデオ転送回路３４はそれぞれ独立に動作す
る。

【００６４】図９は、図６のＹバンドバッファ読み出し
時のビデオデータ転送装置の動作の一例を示すタイムチ
ャートである。図９において、ＣＰＵ１２がＷＲ信号を
アドレスデコーダ１８に出力すると、アドレスデコーダ
１８はアドレスカウンタ４０にクリア信号を出力し、ア
ドレスカウンタ４０をクリアする。アドレスカウンタ４
０からの出力はバッファ３９に送られ、バッファ３９の
最上位２ビットが“００”に設定されるとともに、バッ
ファ３９の下位ビットがアドレスカウンタ４０からの出
力値に設定される。このバッファ３９の最上位２ビット
は、図５のＹバンドバッファの最上位アドレス“００”
に対応し、バッファ３９の下位ビットはＹバンドバッフ
ァの下位アドレスに対応することから、バッファ３９の
出力値により、Ｙバンドバッファのビデオデータのアド
レスが指定されることとなる。

【００６５】なお、Ｍビデオ転送回路３２では、バッフ
ァ４２の最上位２ビットが“０１”に設定され、バッフ
ァ４２の最上位２ビットは、Ｍバンドバッファの最上位
アドレス“０１”に対応することから、バッファ４２の
出力値により、Ｍバンドバッファのビデオデータのアド
レスが指定されることとなる。また、Ｃビデオ転送回路
３３では、バッファ４４の最上位２ビットが“１０”に
設定され、バッファ４４の最上位２ビットは、Ｃバンド
バッファの最上位アドレス“１０”に対応することか
ら、バッファ４４の出力値により、Ｃバンドバッファの
ビデオデータのアドレスが指定されることとなる。ま
た、Ｋビデオ転送回路３４では、バッファ４６の最上位
２ビットが“１１”に設定され、バッファ４６の最上位
２ビットは、Ｋバンドバッファの最上位アドレス“１
１”に対応することから、バッファ４６の出力値によ
り、Ｋバンドバッファのビデオデータのアドレスが指定
されることとなる。

【００６６】次に、タンデム型カラープリンタエンジン
３６がビデオ制御シーケンサ４１にＹ−ＨＳＹＮＣ信号
を出力すると（Ｃ１）、ビデオ制御シーケンサ４１は、
Ｒｅｑ信号をハイレベルからローレベルにし、バスアー
ビタ１７に読み出し要求を行う（Ｃ２）。バスアービタ
１７は、読み出し要求がビデオ制御シーケンサ４１から
行われると、ＤＭＡＣ１６、Ｍビデオ転送回路３２、Ｃ
ビデオ転送回路３３、またはＫビデオ転送回路３４から
のアクセス要求が出されているかどうかを調べ、ＤＭＡ
Ｃ１６、Ｍビデオ転送回路３２、Ｃビデオ転送回路３
３、及びＫビデオ転送回路３４からのアクセス要求が出
されていない場合、ＹＡｃｋ信号をハイレベルからロー
レベルにし（Ｃ３）、ビデオ制御シーケンサ４１に読み
出し許可を行うとともに（Ｃ４）、ＹＡｃｋ信号をＮＯ
Ｒ回路２１及びＮＯＲ回路２２を介してビデオバッファ
２８のＣＳ端子に出力し、ビデオバッファ２８のチップ
セレクトを行う。また、ＹＡｃｋ信号は、ＮＯＲ回路２
１を介して読み出しバッファ２５及び読み出しバッファ
２７にも出力され、バッファ３９の出力値がバッファ２
７に取り込まれる。そして、バッファ２７から出力され
るアドレスで指定される番地のビデオデータが、ビデオ
バッファ２８から読み出されて、読み出しバッファ２５
に取り込まれる。

【００６７】ビデオ制御シーケンサ４１は、読み出し許
可がバスアービタ１７から行われると、Ｌａｔｃｈ信号
をラッチ回路３７に出力する（Ｃ５）。ラッチ回路３７
は、Ｌａｔｃｈ信号がビデオ制御シーケンサ４１から出
力されると、読み出しバッファ２５に記憶されているビ
デオデータをデータバス４４を介して取り込み、パラレ
ルシリアル変換回路３８に出力する。ラッチ回路３７が
ビデオデータを取り込むと、ビデオ制御シーケンサ４１
は、ＹＲｅｑ信号をローレベルからハイレベルにし（Ｃ
６）、バスアービタ１７に読み出し要求の終了を伝える
とともに（Ｃ８）、Ｌｏａｄ信号をパラレルシリアル変
換回路３８に出力する（Ｃ７）。また、カウントアップ
信号をアドレスカウンタ４０に出力し、アドレスカウン
タ４０の値を１つだけ増加させることにより、Ｙバンド
バッファのビデオデータの下位アドレスを１つだけ増加
させ、Ｙバンドバッファから次のビデオデータを読み出
し可能とする。

【００６８】バスアービタ１７は、読み出し要求の終了
がビデオ制御シーケンサ４１から伝えられ、ＹＲｅｑ信
号がローレベルからハイレベルになると（Ｃ８）、ＹＡ
ｃｋ信号をローレベルからハイレベルにし（Ｃ９）、ビ
デオ制御シーケンサ４１への読み出し許可を解除する
（Ｃ１０）。

【００６９】パラレルシリアル変換回路３８は、Ｌｏａ
ｄ信号がビデオ制御シーケンサ４１から出力されると、
ラッチ回路３７からパラレル転送されてきた８ビットの
ＹビデオデータＤ０〜Ｄ７をシリアルデータに変換し、
ビデオ制御シーケンサ４１から出力されるクロック信号
に同期して、ＹビデオデータＤ０〜Ｄ７を１ビットずつ
タンデム型カラープリンタエンジン３６に転送する（Ｃ
１１）。このようにして、ビデオバッファ２８からタン
デム型カラープリンタエンジン３６への１回目のＹビデ
オデータＤ０〜Ｄ７の転送が完了する。

【００７０】１回目のＹビデオデータＤ０〜Ｄ７がラッ
チ回路３７からパラレルシリアル変換回路３８にロード
されると、ビデオ制御シーケンサ４１は、ＹＲｅｑ信号
をハイレベルからローレベルにすることにより、２回目
のＹビデオデータＤ０〜Ｄ７のビデオバッファ２８から
の読み出しを開始する（Ｃ１２）。ここで、アドレスカ
ウンタ４０の値がカウントアップ信号により１つだけ増
加していることから、図５のＹバンドバッファの次のア
ドレスのＹビデオデータＤ０〜Ｄ７が読み出される。ビ
デオバッファ２８から読み出されたＹビデオデータＤ０
〜Ｄ７は、パラレルシリアル変換回路３８によりシリア
ルデータに変換されてから、タンデム型カラープリンタ
エンジン３６に転送される（Ｃ１３）。このようにし
て、ビデオバッファ２８からタンデム型カラープリンタ
エンジン３６への２回目のＹビデオデータＤ０〜Ｄ７の
転送が完了する。

【００７１】ここで、ラッチ回路３７が、ビデオバッフ
ァ２８から読み出されたＹビデオデータＤ０〜Ｄ７をラ
ッチすることにより、パラレルシリアル変換回路３８
が、タンデム型カラープリンタエンジン３６に対して１
回目のＹビデオデータＤ０〜Ｄ７の転送を行っている最
中に、２回目のＹビデオデータＤ０〜Ｄ７をビデオバッ
ファ２８から読み出すことを可能としている。

【００７２】以上の動作を繰り返し、アドレスカウンタ
４０によるカウント回数が所定値に達すると、アドレス
カウンタは、ｉＮＴ信号をＯＲ回路２９を介してＣＰＵ
１２に出力する。ＣＰＵ１２は、Ｙビデオ転送回路３２
からｉＮＴ信号を受け取ると、ビデオバッファ２８に格
納されていた１バンド分のＹビデオデータの転送が完了
したことを認識し、ビデオバッファ２８の１バンド分の
転送が完了した領域について、ＲＡＭ１４に格納されて
いる次のバンドのＹビデオデータの書き込みを指示する
ため、アドレスデコーダ１８にＷＲ信号を出力する。

【００７３】なお、Ｍバンドバッファ、Ｃバンドバッフ
ァ及びＫバンドバッファの読み出し時のＭビデオ転送回
路３２、Ｃビデオ転送回路３３及びＫビデオ転送回路３
４の動作も同様である。

【００７４】図１０は、図２のビデオ制御シーケンサ４
１の動作の一例を示すフローチャートである。図１０に
おいて、まず、アドレスデコーダ１８はアドレスカウン
タ４０のクリアを行う（ステップＳ５１）。次に、ビデ
オ制御シーケンサ４１は、ＶＳＹＮＣ信号がタンデム型
カラープリンタエンジン３６から送られてきたかどうか
を判断する（ステップＳ５２）。そして、ＶＳＹＮＣ信
号が送られてくると、タンデム型カラープリンタエンジ
ン３６からＨＳＹＮＣ信号が送られてきたかどうかを判
断する（ステップＳ５３）。そして、ＨＳＹＮＣ信号が
送られてくると、バスアービタ１７にＲｅｑ信号を出力
し（ステップＳ５４）、Ａｃｋ信号がバスアービタ１７
から送られてきたかどうかを判断する（ステップＳ５
５）。そして、Ａｃｋ信号がバスアービタ１７から送ら
れてくると、Ｌａｔｃｈ信号をラッチ回路３７に出力
し、ビデオバッファ２８から転送されてきたビデオデー
タをラッチ回路３７にラッチさせる（ステップＳ５
６）。

【００７５】次に、パラレルシリアル変換回路３８にロ
ードされたビデオデータのパラレルシリアル変換が終了
したかどうかを判断し（ステップＳ５７）、パラレルシ
リアル変換回路３８によるパラレルシリアル変換が終了
すると、ラッチ回路３７にラッチされていた次のビデオ
データをパラレルシリアル変換回路３８にロードする
（ステップＳ５８）。

【００７６】次に、ＨＳＹＮＣ信号が終了したかどうか
を判断し（ステップＳ５９）、ＨＳＹＮＣ信号が終了し
ていない場合、ステップＳ５４に戻り、バスアービタ１
７にＲｅｑ信号を出力することにより、次のビデオデー
タをビデオバッファ２８から読み出すための許可を得
る。一方、ＨＳＹＮＣ信号が終了した場合、ステップＳ
５３に戻り、次のＨＳＹＮＣ信号がタンデム型カラープ
リンタエンジン３６から送られてくるのを待つ。

【００７７】以上、本発明の実施例について説明した
が、本発明は上述した実施例に限定されるものではな
く、本発明の技術的思想の範囲内で他の様々な変更が可
能である。例えば、上述した実施例では、タンデム方式
カラープリンタを例にとって説明したが、その他の方式
のプリンタに適用するようにしてもよい。また、アドレ
スデコーダ１８の機能やバスアービタ１７の機能ををＣ
ＰＵ１２で実現するようにしてもよい。

【００７８】

【発明の効果】以上説明したように、本発明によれば、
複数のビデオ転送回路が１つのビデオバッファを共有す
ることにより、フレームメモリに記憶されているビデオ
データをプリンタエンジンに転送する際の回路規模の増
大を抑制することが可能となる。

【００７９】また、本発明の一態様によれば、フレーム
メモリに記憶されているビデオデータを指定するアドレ
ス生成回路を設け、フレームメモリに記憶されているビ
デオデータをビデオバッファに直接転送可能とすること
により、フレームメモリからビデオデータを読み出す時
間を短縮することが可能となり、フレームメモリに記憶
されているビデオデータをプリンタエンジンに高速に転
送することが可能となる。

【００８０】また、本発明の一態様によれば、ビデオバ
ッファへの複数のアクセス要求に対して、いずれか１つ
のアクセス要求にアクセス許可を与えることにより、読
み出し制御回路及び複数のビデオ転送回路がビデオバッ
ファへ個別にアクセスを行った場合においても、読み出
し制御回路のビデオバッファへのアクセスとビデオ転送
回路のビデオバッファへのアクセスとが衝突することを
回避させることが可能となり、１つのビデオバッファを
複数のビデオ転送回路で共有した際のデータ転送を正常
に行うことが可能となる。

【００８１】また、本発明の一態様によれば、ビデオバ
ッファのビデオデータの読み出しが終了した時に読み出
し終了信号を発生させ、この読み出し終了信号に基づい
て次のビデオデータをビデオバッファに書き込むように
することにより、フレームメモリに格納されているビデ
オデータを順次にビデオバッファに供給することが可能
となり、プリンタエンジンへのデータ転送を滞りなく行
うことが可能となる。

【図面の簡単な説明】

【図１】本発明の一実施例に係わるタンデム型カラープ
リンタのビデオデータ転送部の概略構成を示すブロック
図である。

【図２】本発明の一実施例に係わるビデオデータ転送装
置の概略構成を示すブロック図である。

【図３】図２のＲＡＭ１４の内容の一例を示す図であ
る。

【図４】図２のバスアービタ１７の動作の一例を示すフ
ローチャートである。

【図５】図２のビデオバッファ２８書き込み時のビデオ
データ転送装置の動作の一例を示すタイムチャートであ
る。

【図６】図２のビデオバッファ２８の内容の一例を示す
図である。

【図７】図６のＹバンドバッファ書き込み時のＣＰＵ１
２の動作の一例を示すフローチャートである。

【図８】用紙１枚分を印刷する時のタンデム型カラープ
リンタエンジン３６の動作の一例を示すタイムチャート
である。

【図９】図６のＹバンドバッファ読み出し時のビデオデ
ータ転送装置の動作の一例を示すタイムチャートであ
る。

【図１０】図２のビデオ制御シーケンサ４１の動作の一
例を示すフローチャートである。

【図１１】従来のタンデム型カラープリンタのビデオデ
ータ転送部の概略構成を示すブロック図である。

【符号の説明】

１ＤＲＡＭ２、１６ＤＭＡＣ３ＳＲＡＭ４Ｙ用ＤＭＡＣ５Ｍ用ＤＭＡＣ６Ｃ用ＤＭＡＣ７Ｋ用ＤＭＡＣ８カラープリンタエンジン１１パーソナルコンピュータ１２ＣＰＵ１３ＲＯＭ１４ＲＡＭ１５セントロインターフェイス１７バスアービタ１８アドレスデコーダ１９、２１、２２ＮＯＲ回路２０、２４、２５、２６、２７、３９、４２、４４、４
６バッファ２３カウンタ２８ビデオバッファ２９ＯＲ回路３０フリップフロップ３１Ｙビデオ転送回路３２Ｍビデオ転送回路３３Ｃビデオ転送回路３４Ｋビデオ転送回路３５ＡＳＩＣ３６タンデム型カラープリンタエンジン３７ラッチ回路３８パラレルシリアル変換回路４０、４３、４５、４７アドレスカウンタ４１ビデオ制御シーケンサ４２、４４データバス４３、４５アドレスバス

Claims

【特許請求の範囲】

【請求項１】複数色のビデオデータが記憶されている
フレームメモリと、前記フレームメモリに記憶されているビデオデータを色
別に読み出す読み出し制御回路と、前記読み出し制御回路により読み出されたビデオデータ
を所定量のデータごとに記憶するビデオバッファと、前記色別に設けられており、前記ビデオバッファのビデ
オデータをプリンタエンジンに転送するビデオ転送回路
とを備えることを特徴とするビデオデータ転送装置。
【請求項２】前記読み出し制御回路または前記色別に
設けられたビデオ転送回路からのアクセス要求に基づい
て、前記読み出し制御回路及び前記ビデオ転送回路から
前記ビデオバッファへのアクセスを制御するアクセス制
御回路をさらに備えることを特徴とする請求項１に記載
のビデオデータ転送装置。
【請求項３】ビデオデータを記憶するフレームメモリ
と、前記フレームメモリに記憶されているビデオデータの読
み出しアドレスを生成する読み出しアドレス生成回路
と、前記ビデオデータを所定量のデータごとに記憶するビデ
オバッファと、前記ビデオデータを前記ビデオバッファへ書き込むため
の書き込みアドレスを生成する書き込みカウンタ回路
と、前記フレームメモリから読み出された前記読み出しアド
レスのビデオデータを、前記ビデオバッファの書き込み
アドレスで示される領域に書き込む書き込み制御回路
と、前記所定量のデータの前記ビデオバッファへの書き込み
が終了した時に、書き込み終了信号を発生させる書き込
み終了信号発生回路と、前記ビデオバッファからビデオデータを読み出す読み出
し制御回路と、前記ビデオバッファから前記所定量のビデオデータを読
み出した時に、読み出し終了信号を発生させる読み出し
終了信号発生回路と、前記読み出し制御回路が読み出したビデオデータをプリ
ンタエンジンに転送する転送回路と、前記読み出し終了信号に基づいて、前記ビデオバッファ
に対する次のビデオデータの書き込みを前記書き込み制
御回路に指示する書き込み指示回路と、前記書き込み制御回路または前記読み出し制御回路から
の複数のアクセス要求に対し、いずれか１つにアクセス
許可を与えることにより、前記書き込み制御回路及び前
記読み出し制御回路から前記ビデオバッファへのアクセ
スを制御するアクセス制御回路とを備えることを特徴と
するビデオデータ転送装置。