JPH1174269A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH1174269A JPH1174269A JP9231181A JP23118197A JPH1174269A JP H1174269 A JPH1174269 A JP H1174269A JP 9231181 A JP9231181 A JP 9231181A JP 23118197 A JP23118197 A JP 23118197A JP H1174269 A JPH1174269 A JP H1174269A
- Authority
- JP
- Japan
- Prior art keywords
- film
- oxide film
- cvd oxide
- cover
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Local Oxidation Of Silicon (AREA)
Abstract
(57)【要約】
【課題】 厚膜無機ＳＯＧ膜プロセスと有機ＳＯＧ膜の
エッチバックプロセスの組合せにより、層間絶縁膜の平
坦化を可能とする。 【解決手段】 多層の配線とこれらを絶縁分離する層間
絶縁膜とを有する半導体装置の製造方法において、下層
配線５上を被覆するように第１のＣＶＤ酸化膜７を形成
した後、該第１のＣＶＤ酸化膜７上を被覆するように厚
膜無機平坦化膜８を形成する。次に、前記厚膜無機平坦
化膜８を被覆するように第２のＣＶＤ酸化膜９を形成す
る。そして、前記第２のＣＶＤ酸化膜９上を被覆するよ
うに有機平坦化膜を形成して該有機平坦化膜をエッチバ
ックした後、全面に第３のＣＶＤ酸化膜１１を形成する
ものである。
エッチバックプロセスの組合せにより、層間絶縁膜の平
坦化を可能とする。 【解決手段】 多層の配線とこれらを絶縁分離する層間
絶縁膜とを有する半導体装置の製造方法において、下層
配線５上を被覆するように第１のＣＶＤ酸化膜７を形成
した後、該第１のＣＶＤ酸化膜７上を被覆するように厚
膜無機平坦化膜８を形成する。次に、前記厚膜無機平坦
化膜８を被覆するように第２のＣＶＤ酸化膜９を形成す
る。そして、前記第２のＣＶＤ酸化膜９上を被覆するよ
うに有機平坦化膜を形成して該有機平坦化膜をエッチバ
ックした後、全面に第３のＣＶＤ酸化膜１１を形成する
ものである。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、さらに詳しく言えば、配線間の層間絶縁膜
形成に有機ＳＯＧ膜から成る有機平坦化膜のエッチバッ
クを用いて行うプロセスにおいて、コンタクトビアの側
壁部への有機平坦化膜の露出を防止する技術に関する。
方法に関し、さらに詳しく言えば、配線間の層間絶縁膜
形成に有機ＳＯＧ膜から成る有機平坦化膜のエッチバッ
クを用いて行うプロセスにおいて、コンタクトビアの側
壁部への有機平坦化膜の露出を防止する技術に関する。
【０００２】
【従来の技術】近年、半導体集積回路の高速化・高集積
化に伴い、配線部の多層化が図られている。この多層配
線技術において、特に層間絶縁膜の製造方法は、平坦性
や電気特性を左右する重要な技術である。そのうち、平
坦化膜としてＳＯＧ（スピンオングラス）膜を塗布して
熱処理する方法がある。
化に伴い、配線部の多層化が図られている。この多層配
線技術において、特に層間絶縁膜の製造方法は、平坦性
や電気特性を左右する重要な技術である。そのうち、平
坦化膜としてＳＯＧ（スピンオングラス）膜を塗布して
熱処理する方法がある。
【０００３】ここで、前記ＳＯＧ膜には、アルキル基が
シリコンに直接結合した構造を有する有機ＳＯＧ膜と無
機ＳＯＧ膜の２種類がある。従来の半導体装置の製造方
法、特に層間絶縁膜の製造方法について図１３及び図１
４を基に説明する。先ず、有機ＳＯＧ膜を用いた場合に
は、図１３に示すように半導体基板５１上にＬＯＣＯＳ
酸化膜やＢＰＳＧ膜等の絶縁膜５２を介してアルミニウ
ム合金から成る下層配線５３が形成され、前記下層配線
５３を被覆するようにプラズマＴＥＯＳ（テトラエキシ
シラン）膜５４が形成され、全面に有機ＳＯＧ膜５５が
形成されることで、下地段差の低減が図られていた。
シリコンに直接結合した構造を有する有機ＳＯＧ膜と無
機ＳＯＧ膜の２種類がある。従来の半導体装置の製造方
法、特に層間絶縁膜の製造方法について図１３及び図１
４を基に説明する。先ず、有機ＳＯＧ膜を用いた場合に
は、図１３に示すように半導体基板５１上にＬＯＣＯＳ
酸化膜やＢＰＳＧ膜等の絶縁膜５２を介してアルミニウ
ム合金から成る下層配線５３が形成され、前記下層配線
５３を被覆するようにプラズマＴＥＯＳ（テトラエキシ
シラン）膜５４が形成され、全面に有機ＳＯＧ膜５５が
形成されることで、下地段差の低減が図られていた。
【０００４】このとき、有機ＳＯＧ膜は、Ｓｉ−ＣＨ3
やＳｉ−Ｃ2Ｈ5等のアルキル基を用いているため、この
アルキル基が酸素プラズマによってダメージを受け易い
という性質があり、絶縁膜５６を形成した後に、コンタ
クトビア５７形成のためのエッチ後の酸素プラズマ処理
により、図１４に示すようにサイドエッチング５８が発
生したり、クラックやポイズンドビアが発生するという
問題があった。従って、有機ＳＯＧ膜を用いた場合に
は、有機ＳＯＧ膜を形成した後に、該有機ＳＯＧ膜をエ
ッチバックして、コンタクトビアの側壁部に有機ＳＯＧ
膜が露出しないようにする工程が必要であった。
やＳｉ−Ｃ2Ｈ5等のアルキル基を用いているため、この
アルキル基が酸素プラズマによってダメージを受け易い
という性質があり、絶縁膜５６を形成した後に、コンタ
クトビア５７形成のためのエッチ後の酸素プラズマ処理
により、図１４に示すようにサイドエッチング５８が発
生したり、クラックやポイズンドビアが発生するという
問題があった。従って、有機ＳＯＧ膜を用いた場合に
は、有機ＳＯＧ膜を形成した後に、該有機ＳＯＧ膜をエ
ッチバックして、コンタクトビアの側壁部に有機ＳＯＧ
膜が露出しないようにする工程が必要であった。
【０００５】しかし、デザインルールの縮小化に伴い、
堆積膜厚とエッチバック量の関係からコンタクトビアの
側壁部への有機ＳＯＧ膜の露出を防止することが困難に
なってきている。
堆積膜厚とエッチバック量の関係からコンタクトビアの
側壁部への有機ＳＯＧ膜の露出を防止することが困難に
なってきている。
【０００６】
【発明が解決しようとする課題】前述したように、有機
ＳＯＧ膜を用いた場合には、エッチバック工程が必要で
あったが、デザインルールの縮小により、有機ＳＯＧ膜
のみで平坦化を図ろうとした際に、コンタクトビアの側
壁部への露出を防止することが困難になってきている。
ＳＯＧ膜を用いた場合には、エッチバック工程が必要で
あったが、デザインルールの縮小により、有機ＳＯＧ膜
のみで平坦化を図ろうとした際に、コンタクトビアの側
壁部への露出を防止することが困難になってきている。
【０００７】従って、本発明では厚膜無機ＳＯＧ膜プロ
セスと有機ＳＯＧ膜のエッチバックプロセスの組合せに
より、層間絶縁膜の平坦化を可能とする半導体装置の製
造方法を提供することを目的とする。
セスと有機ＳＯＧ膜のエッチバックプロセスの組合せに
より、層間絶縁膜の平坦化を可能とする半導体装置の製
造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】そこで、請求項１に記載
の本発明は、多層の配線とこれらを絶縁分離する層間絶
縁膜とを有する半導体装置の製造方法において、前記配
線上を被覆するように第１のＣＶＤ酸化膜を形成した後
に、該第１のＣＶＤ酸化膜上を被覆するように厚膜無機
平坦化膜を形成する。次に、前記厚膜無機平坦化膜を被
覆するように第２のＣＶＤ酸化膜を形成する。そして、
前記第２のＣＶＤ酸化膜上を被覆するように有機平坦化
膜を形成して該有機平坦化膜をエッチバックした後に、
全面に第３のＣＶＤ酸化膜を形成することを特徴とす
る。
の本発明は、多層の配線とこれらを絶縁分離する層間絶
縁膜とを有する半導体装置の製造方法において、前記配
線上を被覆するように第１のＣＶＤ酸化膜を形成した後
に、該第１のＣＶＤ酸化膜上を被覆するように厚膜無機
平坦化膜を形成する。次に、前記厚膜無機平坦化膜を被
覆するように第２のＣＶＤ酸化膜を形成する。そして、
前記第２のＣＶＤ酸化膜上を被覆するように有機平坦化
膜を形成して該有機平坦化膜をエッチバックした後に、
全面に第３のＣＶＤ酸化膜を形成することを特徴とす
る。
【０００９】また、請求項２に記載の本発明は、フロー
ティングゲートとコントロールゲートとが積層され、該
フローティングゲートとコントロールゲートに隣接する
ように半導体基板表層に第１及び第２の不純物拡散領域
が形成され、一方の不純物拡散領域にコンタクトする第
１の配線に層間絶縁膜を介してコンタクトする第２の配
線とを有する半導体装置の製造方法において、前記配線
上を被覆するように第１のＣＶＤ酸化膜を形成した後
に、該第１のＣＶＤ酸化膜上を被覆するように厚膜無機
平坦化膜を形成する。次に、前記厚膜無機平坦化膜を被
覆するように第２のＣＶＤ酸化膜を形成する。そして、
前記第２のＣＶＤ酸化膜上を被覆するように有機平坦化
膜を形成して該有機平坦化膜をエッチバックした後に、
全面に第３のＣＶＤ酸化膜を形成することを特徴とす
る。
ティングゲートとコントロールゲートとが積層され、該
フローティングゲートとコントロールゲートに隣接する
ように半導体基板表層に第１及び第２の不純物拡散領域
が形成され、一方の不純物拡散領域にコンタクトする第
１の配線に層間絶縁膜を介してコンタクトする第２の配
線とを有する半導体装置の製造方法において、前記配線
上を被覆するように第１のＣＶＤ酸化膜を形成した後
に、該第１のＣＶＤ酸化膜上を被覆するように厚膜無機
平坦化膜を形成する。次に、前記厚膜無機平坦化膜を被
覆するように第２のＣＶＤ酸化膜を形成する。そして、
前記第２のＣＶＤ酸化膜上を被覆するように有機平坦化
膜を形成して該有機平坦化膜をエッチバックした後に、
全面に第３のＣＶＤ酸化膜を形成することを特徴とす
る。
【００１０】
【発明の実施の形態】以下、本発明の半導体装置の製造
方法、特に層間絶縁膜の製造方法について図面を基に説
明する。図１及び図２は本発明の一実施の形態の半導体
装置の断面図であり、特に図１は孤立した配線部の断面
図であり、図２はコンタクトビア形成部の断面を示して
いる。
方法、特に層間絶縁膜の製造方法について図面を基に説
明する。図１及び図２は本発明の一実施の形態の半導体
装置の断面図であり、特に図１は孤立した配線部の断面
図であり、図２はコンタクトビア形成部の断面を示して
いる。
【００１１】図１及び図２において、１は半導体基板
で、該基板１上に素子分離膜としてのＬＯＣＯＳ酸化膜
２上に例えばポリシリコン膜から成るおよそ２０００Å
乃至４０００Åの膜厚の電極３が形成されている。ま
た、前記電極３を被覆するように層間絶縁膜としてのお
よそ５０００Å乃至１００００Åの膜厚のＢＰＳＧ膜４
が形成され、該ＢＰＳＧ膜４上におよそ５０００Å乃至
８０００Åの膜厚のアルミニウム合金等から成る下層配
線５が形成されている。
で、該基板１上に素子分離膜としてのＬＯＣＯＳ酸化膜
２上に例えばポリシリコン膜から成るおよそ２０００Å
乃至４０００Åの膜厚の電極３が形成されている。ま
た、前記電極３を被覆するように層間絶縁膜としてのお
よそ５０００Å乃至１００００Åの膜厚のＢＰＳＧ膜４
が形成され、該ＢＰＳＧ膜４上におよそ５０００Å乃至
８０００Åの膜厚のアルミニウム合金等から成る下層配
線５が形成されている。
【００１２】更に、前記下層配線５を被覆するように層
間絶縁膜６が形成されている。当該層間絶縁膜６は、本
発明の特徴となる構成であり、前記下層配線５上を被覆
するようにおよそ２０００Å乃至５０００Åの膜厚の例
えば、プラズマＴＥＯＳ（テトラエキシシラン）膜から
成る第１のＣＶＤ酸化膜７が形成され、該第１のＣＶＤ
酸化膜７上におよそ２０００Å乃至４０００Åの膜厚の
厚膜無機ＳＯＧ（スピンオングラス）膜から成る厚膜無
機平坦化膜８が塗布、焼成法により形成され、更に、前
記厚膜無機平坦化膜８上におよそ３０００Å乃至７００
０Åの膜厚の例えばプラズマＴＥＯＳ膜から成る第２の
ＣＶＤ酸化膜９が形成され、該第２のＣＶＤ酸化膜９上
に後述するおよそ２０００Å乃至４０００Åの膜厚の有
機ＳＯＧ膜から成る有機平坦化膜が塗布、焼成法により
形成されて、該有機平坦化膜がエッチパックされた後に
（尚、図１及び図２に示す点線は、有機平坦化膜のエッ
チバック界面を示している。）、およそ１０００Å乃至
５０００Åの膜厚の例えばプラズマＴＥＯＳ膜から成る
第３のＣＶＤ酸化膜１１が形成されている。尚、前述し
た厚膜無機平坦化膜に関する記述が特開平９−６４０３
７号公報に開示されている。
間絶縁膜６が形成されている。当該層間絶縁膜６は、本
発明の特徴となる構成であり、前記下層配線５上を被覆
するようにおよそ２０００Å乃至５０００Åの膜厚の例
えば、プラズマＴＥＯＳ（テトラエキシシラン）膜から
成る第１のＣＶＤ酸化膜７が形成され、該第１のＣＶＤ
酸化膜７上におよそ２０００Å乃至４０００Åの膜厚の
厚膜無機ＳＯＧ（スピンオングラス）膜から成る厚膜無
機平坦化膜８が塗布、焼成法により形成され、更に、前
記厚膜無機平坦化膜８上におよそ３０００Å乃至７００
０Åの膜厚の例えばプラズマＴＥＯＳ膜から成る第２の
ＣＶＤ酸化膜９が形成され、該第２のＣＶＤ酸化膜９上
に後述するおよそ２０００Å乃至４０００Åの膜厚の有
機ＳＯＧ膜から成る有機平坦化膜が塗布、焼成法により
形成されて、該有機平坦化膜がエッチパックされた後に
（尚、図１及び図２に示す点線は、有機平坦化膜のエッ
チバック界面を示している。）、およそ１０００Å乃至
５０００Åの膜厚の例えばプラズマＴＥＯＳ膜から成る
第３のＣＶＤ酸化膜１１が形成されている。尚、前述し
た厚膜無機平坦化膜に関する記述が特開平９−６４０３
７号公報に開示されている。
【００１３】以下、前述した半導体装置の製造方法につ
いて説明する。先ず、図３及び図４に示すように半導体
基板１上に形成したＬＯＣＯＳ酸化膜２上に例えばポリ
シリコン膜等から成るおよそ２０００Å乃至４０００Å
の膜厚の電極３を形成する。次に、図５及び図６に示す
ように前記電極３を被覆するように層間絶縁膜としての
およそ５０００Å乃至１００００Åの膜厚のＢＰＳＧ膜
４を形成した後に、該ＢＰＳＧ膜４上におよそ５０００
Å乃至８０００Åの膜厚のアルミニウム合金等から成る
下層配線５を形成する。
いて説明する。先ず、図３及び図４に示すように半導体
基板１上に形成したＬＯＣＯＳ酸化膜２上に例えばポリ
シリコン膜等から成るおよそ２０００Å乃至４０００Å
の膜厚の電極３を形成する。次に、図５及び図６に示す
ように前記電極３を被覆するように層間絶縁膜としての
およそ５０００Å乃至１００００Åの膜厚のＢＰＳＧ膜
４を形成した後に、該ＢＰＳＧ膜４上におよそ５０００
Å乃至８０００Åの膜厚のアルミニウム合金等から成る
下層配線５を形成する。
【００１４】続いて、前記下層配線５を被覆するように
前記層間絶縁膜６を形成する。当該層間絶縁膜６の形成
工程は、本発明の特徴となる工程であり、先ず、図７及
び図８に示すように前記下層配線５上を被覆するように
およそ２０００Å乃至５０００Åの膜厚の例えばプラズ
マＴＥＯＳ膜から成る第１のＣＶＤ酸化膜７を形成した
後、該第１のＣＶＤ酸化膜７上におよそ２０００Å乃至
４０００Åの膜厚の無機ＳＯＧ膜から成る厚膜無機平坦
化膜８を塗布、焼成法により形成し、更に、前記厚膜無
機平坦化膜８上におよそ３０００Å乃至７０００Åの膜
厚の例えばプラズマＴＥＯＳ膜から成る第２のＣＶＤ酸
化膜９を形成し、該第２のＣＶＤ酸化膜９上におよそ２
０００Å乃至４０００Åの膜厚の有機ＳＯＧ膜から成る
有機平坦化膜１０を塗布、焼成法により形成する。
前記層間絶縁膜６を形成する。当該層間絶縁膜６の形成
工程は、本発明の特徴となる工程であり、先ず、図７及
び図８に示すように前記下層配線５上を被覆するように
およそ２０００Å乃至５０００Åの膜厚の例えばプラズ
マＴＥＯＳ膜から成る第１のＣＶＤ酸化膜７を形成した
後、該第１のＣＶＤ酸化膜７上におよそ２０００Å乃至
４０００Åの膜厚の無機ＳＯＧ膜から成る厚膜無機平坦
化膜８を塗布、焼成法により形成し、更に、前記厚膜無
機平坦化膜８上におよそ３０００Å乃至７０００Åの膜
厚の例えばプラズマＴＥＯＳ膜から成る第２のＣＶＤ酸
化膜９を形成し、該第２のＣＶＤ酸化膜９上におよそ２
０００Å乃至４０００Åの膜厚の有機ＳＯＧ膜から成る
有機平坦化膜１０を塗布、焼成法により形成する。
【００１５】続いて、前記有機平坦化膜１０を所定位置
までエッチバックした後に、図１及び図９に示すように
およそ１０００Å乃至５０００Åの膜厚の例えばプラズ
マＴＥＯＳ膜から成る第３のＣＶＤ酸化膜１１を形成し
て、層間絶縁膜６を形成している。そして、前記第３の
ＣＶＤ酸化膜１１上に図示しないフォトレジスト膜を形
成した後に、該レジスト膜をマスクにして前記層間絶縁
膜６に前記下層配線５上にコンタクトするコンタクトビ
ア１２を形成し（図２参照）、該コンタクトビア１２を
介して図示しない上層配線を形成する。
までエッチバックした後に、図１及び図９に示すように
およそ１０００Å乃至５０００Åの膜厚の例えばプラズ
マＴＥＯＳ膜から成る第３のＣＶＤ酸化膜１１を形成し
て、層間絶縁膜６を形成している。そして、前記第３の
ＣＶＤ酸化膜１１上に図示しないフォトレジスト膜を形
成した後に、該レジスト膜をマスクにして前記層間絶縁
膜６に前記下層配線５上にコンタクトするコンタクトビ
ア１２を形成し（図２参照）、該コンタクトビア１２を
介して図示しない上層配線を形成する。
【００１６】以上、説明したように本発明では、層間絶
縁膜として有機ＳＯＧ膜から成る有機平坦化膜のエッチ
バックプロセスを用いた半導体装置の製造方法におい
て、厚膜無機ＳＯＧ膜から成る厚膜無機平坦化膜プロセ
スと有機平坦化膜のエッチバックプロセスを組み合わせ
ることで、層間絶縁膜の平坦化を可能にしている。即
ち、コンタクトビア１２側壁部への露出が規制されない
厚膜無機平坦化膜を形成しておくことで、従来のように
デザインルールの縮小に伴い、下層の配線の露出を抑制
しつつ、かつ平坦性を向上させる有機平坦化膜エッチバ
ックプロセスにおいてコンタクトビアの側壁部への有機
平坦化膜の露出を防止が困難であるような条件であった
としても、コンタクトビア１２の上部に位置した有機平
坦化膜のエッチバックが可能になる。
縁膜として有機ＳＯＧ膜から成る有機平坦化膜のエッチ
バックプロセスを用いた半導体装置の製造方法におい
て、厚膜無機ＳＯＧ膜から成る厚膜無機平坦化膜プロセ
スと有機平坦化膜のエッチバックプロセスを組み合わせ
ることで、層間絶縁膜の平坦化を可能にしている。即
ち、コンタクトビア１２側壁部への露出が規制されない
厚膜無機平坦化膜を形成しておくことで、従来のように
デザインルールの縮小に伴い、下層の配線の露出を抑制
しつつ、かつ平坦性を向上させる有機平坦化膜エッチバ
ックプロセスにおいてコンタクトビアの側壁部への有機
平坦化膜の露出を防止が困難であるような条件であった
としても、コンタクトビア１２の上部に位置した有機平
坦化膜のエッチバックが可能になる。
【００１７】更に、図１０及び図１１は前述した本発明
をフローティングゲート及びコントロールゲート等を有
する、いわゆる不揮発性半導体記憶装置あるいはフラッ
シュメモリと称される半導体装置に適用した実施の形態
を説明するための断面図である。図１０において、Ｐ型
の半導体基板２１の表層にはソース領域２２及びドレイ
ン領域２３が相互に離隔して形成されている。また、ソ
ース領域２２の両側の基板２１上にはおよそ１００Å乃
至２００Åの膜厚の絶縁膜２４を介しておよそ１０００
Å乃至２０００Åの膜厚の導電化されたポリシリコン膜
から成るフローティングゲート２５が形成されている。
また、前記ソース領域２２及びドレイン領域２３の間の
基板２１上には、およそ３００Å乃至４００Åの膜厚の
絶縁膜２６を介しておよそ１０００Å乃至２０００Åの
膜厚のポリシリコン膜とおよそ１０００Å乃至２０００
Åの膜厚のタングステンシリサイド（ＷＳｉｘ）膜から
成るコントロールゲート２７が形成されている。前記コ
ントロールゲート２７のソース領域２２側の端部は、前
記絶縁膜２６を介してフローティングゲート２５の上方
に配置されている。
をフローティングゲート及びコントロールゲート等を有
する、いわゆる不揮発性半導体記憶装置あるいはフラッ
シュメモリと称される半導体装置に適用した実施の形態
を説明するための断面図である。図１０において、Ｐ型
の半導体基板２１の表層にはソース領域２２及びドレイ
ン領域２３が相互に離隔して形成されている。また、ソ
ース領域２２の両側の基板２１上にはおよそ１００Å乃
至２００Åの膜厚の絶縁膜２４を介しておよそ１０００
Å乃至２０００Åの膜厚の導電化されたポリシリコン膜
から成るフローティングゲート２５が形成されている。
また、前記ソース領域２２及びドレイン領域２３の間の
基板２１上には、およそ３００Å乃至４００Åの膜厚の
絶縁膜２６を介しておよそ１０００Å乃至２０００Åの
膜厚のポリシリコン膜とおよそ１０００Å乃至２０００
Åの膜厚のタングステンシリサイド（ＷＳｉｘ）膜から
成るコントロールゲート２７が形成されている。前記コ
ントロールゲート２７のソース領域２２側の端部は、前
記絶縁膜２６を介してフローティングゲート２５の上方
に配置されている。
【００１８】尚、前記ソース領域２２及びコントロール
ゲート２７は、いずれも一方向（紙面に垂直な方向）に
延びており、ソース領域２２の両側には複数のドレイン
領域２３及び複数のコントロールゲート２７が前記一方
向に沿って配列されている。そして、コントロールゲー
ト２７は、不揮発性半導体記憶装置のワード線として作
用する。
ゲート２７は、いずれも一方向（紙面に垂直な方向）に
延びており、ソース領域２２の両側には複数のドレイン
領域２３及び複数のコントロールゲート２７が前記一方
向に沿って配列されている。そして、コントロールゲー
ト２７は、不揮発性半導体記憶装置のワード線として作
用する。
【００１９】前記半導体基板２１上には、これらのフロ
ーティングゲート２５及びコントロールゲート２７を被
覆するようにおよそ２０００Åの膜厚のＴＥＯＳ膜及び
およそ４０００Åの膜厚のＢＰＳＧ膜から成る層間絶縁
膜２８が形成されており、該層間絶縁膜２８に開口して
形成されたコンタクトホール２９を介して前記ドレイン
領域２３にコンタクトして、当該不揮発性半導体記憶装
置のビット線として作用する第１の配線３０が形成され
ている。
ーティングゲート２５及びコントロールゲート２７を被
覆するようにおよそ２０００Åの膜厚のＴＥＯＳ膜及び
およそ４０００Åの膜厚のＢＰＳＧ膜から成る層間絶縁
膜２８が形成されており、該層間絶縁膜２８に開口して
形成されたコンタクトホール２９を介して前記ドレイン
領域２３にコンタクトして、当該不揮発性半導体記憶装
置のビット線として作用する第１の配線３０が形成され
ている。
【００２０】そして、第１の配線３０上を被覆するよう
に層間絶縁膜３１が形成され、該層間絶縁膜に形成した
図示しないコンタクトビアを介して第２の配線３７が形
成される。ここで、前述した第１の配線３０上に形成さ
れる層間絶縁膜３１は平坦化を図るために本発明が適用
される。
に層間絶縁膜３１が形成され、該層間絶縁膜に形成した
図示しないコンタクトビアを介して第２の配線３７が形
成される。ここで、前述した第１の配線３０上に形成さ
れる層間絶縁膜３１は平坦化を図るために本発明が適用
される。
【００２１】即ち、前記第１の配線３０上を被覆するよ
うにおよそ２０００Å乃至５０００Åの膜厚の例えばプ
ラズマＴＥＯＳ膜から成る第１のＣＶＤ酸化膜３２を形
成した後、該第１のＣＶＤ酸化膜３２上におよそ２００
０Å乃至４０００Åの厚膜無機ＳＯＧ膜から成る厚膜無
機平坦化膜３３を塗布、焼成法により形成し、更に、前
記厚膜無機平坦化膜３３上におよそ３０００Å乃至７０
００Åの膜厚の例えばプラズマＴＥＯＳ膜から成る第２
のＣＶＤ酸化膜３４を形成し、図１１に示すように該第
２のＣＶＤ酸化膜３４上におよそ２０００Å乃至４００
０Åの膜厚の有機ＳＯＧ膜から成る有機平坦化膜３５を
塗布、焼成法により形成する。
うにおよそ２０００Å乃至５０００Åの膜厚の例えばプ
ラズマＴＥＯＳ膜から成る第１のＣＶＤ酸化膜３２を形
成した後、該第１のＣＶＤ酸化膜３２上におよそ２００
０Å乃至４０００Åの厚膜無機ＳＯＧ膜から成る厚膜無
機平坦化膜３３を塗布、焼成法により形成し、更に、前
記厚膜無機平坦化膜３３上におよそ３０００Å乃至７０
００Åの膜厚の例えばプラズマＴＥＯＳ膜から成る第２
のＣＶＤ酸化膜３４を形成し、図１１に示すように該第
２のＣＶＤ酸化膜３４上におよそ２０００Å乃至４００
０Åの膜厚の有機ＳＯＧ膜から成る有機平坦化膜３５を
塗布、焼成法により形成する。
【００２２】続いて、前記有機ＳＯＧ膜３５を所定位置
までエッチバックした後に、およそ１０００Å乃至５０
００Åの膜厚の例えばプラズマＴＥＯＳ膜から成る第３
のＣＶＤ酸化膜３６を形成することで、層間絶縁膜３１
を形成する。そして、前記第３のＣＶＤ酸化膜３５上に
図示しないフォトレジスト膜を形成した後に、該レジス
ト膜をマスクにして前記層間絶縁膜３６に前記第１の配
線３０上にコンタクトするコンタクトビアを形成し、該
コンタクトビアを介して第２の配線３７を形成する。
までエッチバックした後に、およそ１０００Å乃至５０
００Åの膜厚の例えばプラズマＴＥＯＳ膜から成る第３
のＣＶＤ酸化膜３６を形成することで、層間絶縁膜３１
を形成する。そして、前記第３のＣＶＤ酸化膜３５上に
図示しないフォトレジスト膜を形成した後に、該レジス
ト膜をマスクにして前記層間絶縁膜３６に前記第１の配
線３０上にコンタクトするコンタクトビアを形成し、該
コンタクトビアを介して第２の配線３７を形成する。
【００２３】以上、説明したように本発明では、層間絶
縁膜として有機ＳＯＧ膜から成る有機平坦化膜のエッチ
バックプロセスを用いた半導体装置の製造方法におい
て、厚膜無機ＳＯＧ膜から成る厚膜無機平坦化膜プロセ
スと有機平坦化膜のエッチバックプロセスを組み合わせ
ることで、層間絶縁膜の平坦化を可能にしている。即
ち、コンタクトビア側壁部への露出が規制されない厚膜
無機平坦化膜を厚く形成しておくことで、従来のように
デザインルールの縮小に伴い、下層配線の露出を抑制し
つつ、かつ平坦性を向上させる有機平坦化膜のエッチバ
ックプロセスにおいてコンタクトビアの側壁部への有機
平坦化膜の露出を防止が困難であるような条件であった
としても、コンタクトビアの上部に位置した有機平坦化
膜のエッチバックが可能になる。
縁膜として有機ＳＯＧ膜から成る有機平坦化膜のエッチ
バックプロセスを用いた半導体装置の製造方法におい
て、厚膜無機ＳＯＧ膜から成る厚膜無機平坦化膜プロセ
スと有機平坦化膜のエッチバックプロセスを組み合わせ
ることで、層間絶縁膜の平坦化を可能にしている。即
ち、コンタクトビア側壁部への露出が規制されない厚膜
無機平坦化膜を厚く形成しておくことで、従来のように
デザインルールの縮小に伴い、下層配線の露出を抑制し
つつ、かつ平坦性を向上させる有機平坦化膜のエッチバ
ックプロセスにおいてコンタクトビアの側壁部への有機
平坦化膜の露出を防止が困難であるような条件であった
としても、コンタクトビアの上部に位置した有機平坦化
膜のエッチバックが可能になる。
【００２４】また、本発明を適用して有機ＳＯＧ膜のエ
ッチバック量の制限が緩くなることで、従来に比してコ
ンタクトビア形成領域の広い範囲に渡って有機平坦化膜
が存在せず、下層配線も露出しないようにエッチバック
が可能となり、図１２に示すようにその上部にテーパー
４０ａを有するコンタクトビア４０を形成できるように
なり、該コンタクトビア４０に例えばアルミニウム合金
等による配線を形成する際のステップカバレッジが良好
なものとなる。
ッチバック量の制限が緩くなることで、従来に比してコ
ンタクトビア形成領域の広い範囲に渡って有機平坦化膜
が存在せず、下層配線も露出しないようにエッチバック
が可能となり、図１２に示すようにその上部にテーパー
４０ａを有するコンタクトビア４０を形成できるように
なり、該コンタクトビア４０に例えばアルミニウム合金
等による配線を形成する際のステップカバレッジが良好
なものとなる。
【００２５】尚、本実施の形態では、フローティングゲ
ート２５上の一部に絶縁膜２６を介してコントロールゲ
ート２７が積層されて成る、いわゆるスプリットゲート
型の不揮発性半導体記憶装置に適用した例を示したが、
フローティングゲート上の全面にコントロールゲートが
積層されて成る、いわゆるスタックドゲート型の不揮発
性記憶装置に適用しても良い。
ート２５上の一部に絶縁膜２６を介してコントロールゲ
ート２７が積層されて成る、いわゆるスプリットゲート
型の不揮発性半導体記憶装置に適用した例を示したが、
フローティングゲート上の全面にコントロールゲートが
積層されて成る、いわゆるスタックドゲート型の不揮発
性記憶装置に適用しても良い。
【００２６】
【発明の効果】以上、本発明によれば膜厚の厚膜無機Ｓ
ＯＧ膜から成る厚膜無機平坦化膜プロセスと有機ＳＯＧ
膜から成る有機平坦化膜のエッチバックプロセスを組み
合わせることで、コンタクトビア側壁部への露出が規制
されない厚膜無機平坦化膜を形成しておくことで、従来
のようにデザインルールの縮小に伴い、下層配線の露出
を抑制しつつ、かつ平坦性を向上させる有機平坦化膜の
エッチバックプロセスにおいてコンタクトビアの側壁部
への有機平坦化膜の露出を防止が困難であるような条件
であったとしても、コンタクトビアの上部に位置した有
機平坦化膜のエッチバックが可能になる。
ＯＧ膜から成る厚膜無機平坦化膜プロセスと有機ＳＯＧ
膜から成る有機平坦化膜のエッチバックプロセスを組み
合わせることで、コンタクトビア側壁部への露出が規制
されない厚膜無機平坦化膜を形成しておくことで、従来
のようにデザインルールの縮小に伴い、下層配線の露出
を抑制しつつ、かつ平坦性を向上させる有機平坦化膜の
エッチバックプロセスにおいてコンタクトビアの側壁部
への有機平坦化膜の露出を防止が困難であるような条件
であったとしても、コンタクトビアの上部に位置した有
機平坦化膜のエッチバックが可能になる。
【図１】本発明一実施の形態の半導体装置を示す断面図
である。
である。
【図２】本発明一実施の形態の半導体装置を示す断面図
である。
である。
【図３】本発明一実施の形態の半導体装置の製造方法を
示す第１の断面図である。
示す第１の断面図である。
【図４】本発明一実施の形態の半導体装置の製造方法を
示す第２の断面図である。
示す第２の断面図である。
【図５】本発明一実施の形態の半導体装置の製造方法を
示す第３の断面図である。
示す第３の断面図である。
【図６】本発明一実施の形態の半導体装置の製造方法を
示す第４の断面図である。
示す第４の断面図である。
【図７】本発明一実施の形態の半導体装置の製造方法を
示す第５の断面図である。
示す第５の断面図である。
【図８】本発明一実施の形態の半導体装置の製造方法を
示す第６の断面図である。
示す第６の断面図である。
【図９】本発明一実施の形態の半導体装置の製造方法を
示す第７の断面図である。
示す第７の断面図である。
【図１０】本発明他の実施の形態の半導体装置の製造方
法を示す第１の断面図である。
法を示す第１の断面図である。
【図１１】本発明他の実施の形態の半導体装置の製造方
法を示す第２の断面図である。
法を示す第２の断面図である。
【図１２】本発明他の実施の形態の半導体装置の製造方
法を示す第３の断面図である。
法を示す第３の断面図である。
【図１３】従来の半導体装置の製造方法を示す第１の断
面図である。
面図である。
【図１４】従来の半導体装置の製造方法を示す第２の断
面図である。
面図である。
フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/788 29/792
Claims (2)
- 【請求項１】 多層の配線とこれらを絶縁分離する層間
絶縁膜とを有する半導体装置の製造方法において、 前記配線上を被覆するように第１のＣＶＤ酸化膜を形成
した後に該第１のＣＶＤ酸化膜上を被覆するように厚膜
無機平坦化膜を形成する工程と、 前記厚膜無機平坦化膜を被覆するように第２のＣＶＤ酸
化膜を形成する工程と、 前記第２のＣＶＤ酸化膜上を被覆するように有機平坦化
膜を形成して該有機平坦化膜をエッチバックした後に全
面に第３のＣＶＤ酸化膜を形成する工程とを有すること
を特徴とする半導体装置の製造方法。 - 【請求項２】 フローティングゲートとコントロールゲ
ートとが積層され、該フローティングゲートとコントロ
ールゲートに隣接するように半導体基板表層に第１及び
第２の不純物拡散領域が形成され、一方の不純物拡散領
域にコンタクトする第１の配線に層間絶縁膜を介してコ
ンタクトする第２の配線とを有する半導体装置の製造方
法において、 前記配線上を被覆するように第１のＣＶＤ酸化膜を形成
した後に該第１のＣＶＤ酸化膜上を被覆するように厚膜
無機平坦化膜を形成する工程と、 前記厚膜無機平坦化膜を被覆するように第２のＣＶＤ酸
化膜を形成する工程と、 前記第２のＣＶＤ酸化膜上を被覆するように有機平坦化
膜を形成して該有機平坦化膜をエッチバックした後に全
面に第３のＣＶＤ酸化膜を形成する工程とを有すること
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23118197A JP3342359B2 (ja) | 1997-08-27 | 1997-08-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23118197A JP3342359B2 (ja) | 1997-08-27 | 1997-08-27 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1174269A true JPH1174269A (ja) | 1999-03-16 |
| JP3342359B2 JP3342359B2 (ja) | 2002-11-05 |
Family
ID=16919599
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23118197A Expired - Fee Related JP3342359B2 (ja) | 1997-08-27 | 1997-08-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3342359B2 (ja) |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03222426A (ja) * | 1990-01-29 | 1991-10-01 | Yamaha Corp | 多層配線形成法 |
| JPH05114598A (ja) * | 1991-10-21 | 1993-05-07 | Sharp Corp | 半導体集積装置及びその製造方法 |
| JPH07183375A (ja) * | 1993-12-22 | 1995-07-21 | Kawasaki Steel Corp | 層間絶縁膜の形成方法 |
| JPH07211714A (ja) * | 1994-01-12 | 1995-08-11 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPH0897213A (ja) * | 1994-09-29 | 1996-04-12 | Sony Corp | 半導体装置の製造方法 |
| JPH09186146A (ja) * | 1995-12-27 | 1997-07-15 | Nec Corp | 半導体装置およびその製造方法 |
-
1997
- 1997-08-27 JP JP23118197A patent/JP3342359B2/ja not_active Expired - Fee Related
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03222426A (ja) * | 1990-01-29 | 1991-10-01 | Yamaha Corp | 多層配線形成法 |
| JPH05114598A (ja) * | 1991-10-21 | 1993-05-07 | Sharp Corp | 半導体集積装置及びその製造方法 |
| JPH07183375A (ja) * | 1993-12-22 | 1995-07-21 | Kawasaki Steel Corp | 層間絶縁膜の形成方法 |
| JPH07211714A (ja) * | 1994-01-12 | 1995-08-11 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPH0897213A (ja) * | 1994-09-29 | 1996-04-12 | Sony Corp | 半導体装置の製造方法 |
| JPH09186146A (ja) * | 1995-12-27 | 1997-07-15 | Nec Corp | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3342359B2 (ja) | 2002-11-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6051508A (en) | Manufacturing method of semiconductor device | |
| JP3354424B2 (ja) | 半導体装置および半導体装置の製造方法 | |
| US7884480B2 (en) | Semiconductor device and method of manufacturing same | |
| JPH09153545A (ja) | 半導体装置及びその製造方法 | |
| JP2004063667A (ja) | 多層配線層内に形成されたキャパシタを有する半導体装置 | |
| JPH0982920A (ja) | 高集積ｄｒａｍセルの製造方法 | |
| US6838732B2 (en) | Semiconductor device and method for manufacturing the same | |
| KR100533956B1 (ko) | 반도체 장치 제조 방법 | |
| JP3342359B2 (ja) | 半導体装置の製造方法 | |
| JP3534589B2 (ja) | 多層配線装置及びその製造方法 | |
| JP3381117B2 (ja) | 半導体装置の製造方法 | |
| JPH08204002A (ja) | 半導体集積回路装置の製造方法 | |
| JPH0637190A (ja) | 半導体装置およびその製造方法 | |
| JPH11111843A (ja) | 半導体集積回路装置およびその製造方法 | |
| JPH04313256A (ja) | 半導体集積回路装置及びその形成方法 | |
| JP3172229B2 (ja) | 半導体装置の製造方法 | |
| JP3831966B2 (ja) | 半導体装置とその製造方法 | |
| JPH0955424A (ja) | 多層配線の形成方法 | |
| WO2000077840A1 (fr) | Dispositif a semi-conducteur et son procede de fabrication | |
| US20060081909A1 (en) | Semiconductor device and manufacturing method therefor | |
| KR100307561B1 (ko) | 반도체소자의 금속배선 형성방법_ | |
| JPH0817923A (ja) | 半導体集積回路装置およびその製造方法 | |
| JP3112036B2 (ja) | 半導体装置の製造方法 | |
| JPH08306878A (ja) | 半導体装置の製造方法 | |
| KR100341883B1 (ko) | 반도체소자의도전배선제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |