JPH1185122A - 表示制御回路 - Google Patents
表示制御回路Info
- Publication number
- JPH1185122A JPH1185122A JP9256235A JP25623597A JPH1185122A JP H1185122 A JPH1185122 A JP H1185122A JP 9256235 A JP9256235 A JP 9256235A JP 25623597 A JP25623597 A JP 25623597A JP H1185122 A JPH1185122 A JP H1185122A
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- Japan
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- instructions
- display
- control circuit
- display control
- busy signal
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Links
- 238000000034 method Methods 0.000 claims description 3
- 230000003139 buffering effect Effects 0.000 abstract description 9
- 239000004973 liquid crystal related substance Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
Landscapes
- Transforming Electric Information Into Light Information (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Controls And Circuits For Display Device (AREA)
- Liquid Crystal Display Device Control (AREA)
Abstract
(57)【要約】
【課題】 インストラクションの高速受付を可能にす
る。 【解決手段】 複数のインストラクションを格納するス
タックレジスタ群３と、外部に対するビジー信号を制御
するバッファリングコントローラ２を設け、該バッファ
リングコントローラ２が、複数のインストラクションの
受付完了によりビジー信号を発生し、スタックレジスタ
群３に格納した複数のインストラクションに対応する処
理の全部が完了することにより前記ビジー信号を解除す
る。
る。 【解決手段】 複数のインストラクションを格納するス
タックレジスタ群３と、外部に対するビジー信号を制御
するバッファリングコントローラ２を設け、該バッファ
リングコントローラ２が、複数のインストラクションの
受付完了によりビジー信号を発生し、スタックレジスタ
群３に格納した複数のインストラクションに対応する処
理の全部が完了することにより前記ビジー信号を解除す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、マイクロコンピュ
ータ等から出力されるインストラクションを取り込んで
表示器の表示内容を制御する表示制御回路に関するもの
である。
ータ等から出力されるインストラクションを取り込んで
表示器の表示内容を制御する表示制御回路に関するもの
である。
【０００２】
【従来の技術】図２は従来の表示回路の構成を示す図で
ある。Ｄはマイクロコンピュータ（ＣＰＵ）、Ｅは表示
制御回路、Ｆは液晶表示器（ＬＣＤ）である。表示制御
回路Ｅは、マイクロコンピュータＤから出力されるイン
ストラクション（例えば、「特定の文字の表示」その他
のインストラクションコードとフォントメモリのアドレ
ス情報の組、または「表示オン／オフ」、「表示クリ
ア」、「カーソルホーム」、「カーソルシフト」等のイ
ンストラクションコードのみ）を入力バッファ２１で取
り込み、１インストラクション用のレジスタ群２２に一
旦格納してから、インストラクションデコーダ２３によ
りそれを解読し、内部処理コントローラ２４に送って命
令内容を処理する。例えばインストラクションの内容が
特定の文字を表示することであれば、フォントメモリ２
５から所定のフォントを読み出して表示ドライバ２６か
ら液晶表示器Ｆに出力させる。そして、このような１つ
のインストラクションに応じて内部処理コントローラ２
４が処理を行う期間中は、新たなインストラクションを
受け付けることができないので、内部処理コントローラ
２４からマイクロコンピュータＤに対してビジー（ＢＵ
ＳＹ）信号を送って、次のインストラクションの受信タ
イミングを制御していた。
ある。Ｄはマイクロコンピュータ（ＣＰＵ）、Ｅは表示
制御回路、Ｆは液晶表示器（ＬＣＤ）である。表示制御
回路Ｅは、マイクロコンピュータＤから出力されるイン
ストラクション（例えば、「特定の文字の表示」その他
のインストラクションコードとフォントメモリのアドレ
ス情報の組、または「表示オン／オフ」、「表示クリ
ア」、「カーソルホーム」、「カーソルシフト」等のイ
ンストラクションコードのみ）を入力バッファ２１で取
り込み、１インストラクション用のレジスタ群２２に一
旦格納してから、インストラクションデコーダ２３によ
りそれを解読し、内部処理コントローラ２４に送って命
令内容を処理する。例えばインストラクションの内容が
特定の文字を表示することであれば、フォントメモリ２
５から所定のフォントを読み出して表示ドライバ２６か
ら液晶表示器Ｆに出力させる。そして、このような１つ
のインストラクションに応じて内部処理コントローラ２
４が処理を行う期間中は、新たなインストラクションを
受け付けることができないので、内部処理コントローラ
２４からマイクロコンピュータＤに対してビジー（ＢＵ
ＳＹ）信号を送って、次のインストラクションの受信タ
イミングを制御していた。
【０００３】
【発明が解決しようとする課題】すなわち、従来では、
マイクロコンピュータＤからのインストラクションの取
り込みは、１個のインストラクション毎に監視又は時間
待ちを設ける必要があった。特に、このシーケンスでは
比較的時間のかかるフォントメモリの読み出しサイクル
もふくまれるので、長くなっていた。このため、マイク
ロコンピュータＤの側では表示制御に要する時間が多く
かかり、他の処理を行う時間が制約されるという問題が
あった。
マイクロコンピュータＤからのインストラクションの取
り込みは、１個のインストラクション毎に監視又は時間
待ちを設ける必要があった。特に、このシーケンスでは
比較的時間のかかるフォントメモリの読み出しサイクル
もふくまれるので、長くなっていた。このため、マイク
ロコンピュータＤの側では表示制御に要する時間が多く
かかり、他の処理を行う時間が制約されるという問題が
あった。
【０００４】本発明は以上のような点に鑑みてなされた
ものであり、その目的は、複数のインストラクションを
連続的に受付可能として、高速に受付できるようにし、
前記した問題を解決した表示制御回路を提供することで
ある。
ものであり、その目的は、複数のインストラクションを
連続的に受付可能として、高速に受付できるようにし、
前記した問題を解決した表示制御回路を提供することで
ある。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に本発明は、外部から表示に関するインストラクション
を取り込んで表示器の表示内容を制御する表示制御回路
において、複数のインストラクションを格納する第１手
段と、前記インストラクションを送り出す側に対するビ
ジー信号又はレディー信号を制御する第２手段を設け、
該第２手段が、前記複数のインストラクションの受付完
了により前記ビジー信号を発生し又は前記レディー信号
を解除し、前記第１手段に格納した複数のインストラク
ションに対応する処理の全部が完了することにより前記
ビジー信号を解除し又は前記レディー信号を発生するよ
う構成した。
に本発明は、外部から表示に関するインストラクション
を取り込んで表示器の表示内容を制御する表示制御回路
において、複数のインストラクションを格納する第１手
段と、前記インストラクションを送り出す側に対するビ
ジー信号又はレディー信号を制御する第２手段を設け、
該第２手段が、前記複数のインストラクションの受付完
了により前記ビジー信号を発生し又は前記レディー信号
を解除し、前記第１手段に格納した複数のインストラク
ションに対応する処理の全部が完了することにより前記
ビジー信号を解除し又は前記レディー信号を発生するよ
う構成した。
【０００６】
【発明の実施の形態】図１は本発明の実施の形態の表示
回路の構成を示すブロック図である。Ａはマイクロコン
ピュータ、Ｂは表示制御回路、Ｃは液晶表示器である。
表示制御回路Ｂは、マイクロコンピュータＡからインス
トラクションを取り込む入力バッファ１、入力したイン
ストラクションの数や内部処理結果によってビジー信号
を制御するバッファリングコントローラ２（第２手
段）、予め設定した複数のインストラクションを格納す
るスタックレジスタ群３（第１手段）、インストラクシ
ョンの内容を１個づつ解読するインストラクションデコ
ーダ４、解読したインストラクションに対応した処理を
行う内部処理コントローラ５、表示用のフォントを格納
したフォントメモリ６、液晶表示器Ｃを表示駆動する表
示ドライバ７を具備する。
回路の構成を示すブロック図である。Ａはマイクロコン
ピュータ、Ｂは表示制御回路、Ｃは液晶表示器である。
表示制御回路Ｂは、マイクロコンピュータＡからインス
トラクションを取り込む入力バッファ１、入力したイン
ストラクションの数や内部処理結果によってビジー信号
を制御するバッファリングコントローラ２（第２手
段）、予め設定した複数のインストラクションを格納す
るスタックレジスタ群３（第１手段）、インストラクシ
ョンの内容を１個づつ解読するインストラクションデコ
ーダ４、解読したインストラクションに対応した処理を
行う内部処理コントローラ５、表示用のフォントを格納
したフォントメモリ６、液晶表示器Ｃを表示駆動する表
示ドライバ７を具備する。
【０００７】さて、本実施の形態では、マイクロコンピ
ュータＡから送られてくるインストラクションの複数個
を連続して入力バッファ１、バッファリングコントロー
ラ２を介してスタックレジスタ群３に取り込む。予め決
めた所定数のインストラクションが取り込まれると、バ
ッファリングコントローラ２からビジー信号が発生す
る。そして、スタックレジスタ群３に格納したインスト
ラクションを１個づつインストラクションデコーダ４で
解読して内部処理コントローラ５に送り、液晶表示器Ｃ
の表示内容をそのインストラクションの内容に応じて制
御する。このようにして、スタックレジスタ群３に格納
されていた全てのインストラクションの内容が処理され
ると、処理完了の指令が内部処理コントローラ５からバ
ッファリングコントローラ２に送られ、これに基づいて
そのバッファリングコントローラ２から出力していたビ
ジー信号が解除される。よって、マイクロコンピュータ
Ａから新たなインストラクションが所定数だけ表示制御
回路Ｂに読み込まれ、上記したような処理が繰り返され
る。
ュータＡから送られてくるインストラクションの複数個
を連続して入力バッファ１、バッファリングコントロー
ラ２を介してスタックレジスタ群３に取り込む。予め決
めた所定数のインストラクションが取り込まれると、バ
ッファリングコントローラ２からビジー信号が発生す
る。そして、スタックレジスタ群３に格納したインスト
ラクションを１個づつインストラクションデコーダ４で
解読して内部処理コントローラ５に送り、液晶表示器Ｃ
の表示内容をそのインストラクションの内容に応じて制
御する。このようにして、スタックレジスタ群３に格納
されていた全てのインストラクションの内容が処理され
ると、処理完了の指令が内部処理コントローラ５からバ
ッファリングコントローラ２に送られ、これに基づいて
そのバッファリングコントローラ２から出力していたビ
ジー信号が解除される。よって、マイクロコンピュータ
Ａから新たなインストラクションが所定数だけ表示制御
回路Ｂに読み込まれ、上記したような処理が繰り返され
る。
【０００８】このように、本実施の形態の表示制御回路
Ｂは、マイクロコンピュータＡに対するビジー信号を制
御するバッファリングコントローラ２と、複数のインス
トラクションを一時的に格納するスタックレジスタ群３
を設けた点に特徴を有するものである。上記したよう
に、ビジー信号は、予め設定した所定数のインストラク
ションがスタックレジスタ群３に格納された時点でバッ
ファリングコントローラ２から発生し、そのスタックレ
ジスタ群３に格納した複数のインストラクションに基づ
く処理内容の全てが内部処理コントローラ５によって処
理された時点で解除される。
Ｂは、マイクロコンピュータＡに対するビジー信号を制
御するバッファリングコントローラ２と、複数のインス
トラクションを一時的に格納するスタックレジスタ群３
を設けた点に特徴を有するものである。上記したよう
に、ビジー信号は、予め設定した所定数のインストラク
ションがスタックレジスタ群３に格納された時点でバッ
ファリングコントローラ２から発生し、そのスタックレ
ジスタ群３に格納した複数のインストラクションに基づ
く処理内容の全てが内部処理コントローラ５によって処
理された時点で解除される。
【０００９】したがって、インストラクションを１個づ
つ取り込んで対応する処理を行っていた従来例と比べ
て、複数のインストラクションを１単位として取り込み
それを処理するので、高速な命令受付が可能となり、マ
イクロコンピュータＡ側の負担が少なくなる。
つ取り込んで対応する処理を行っていた従来例と比べ
て、複数のインストラクションを１単位として取り込み
それを処理するので、高速な命令受付が可能となり、マ
イクロコンピュータＡ側の負担が少なくなる。
【００１０】なお、以上ではビジー信号を使用したが、
レディー（ＲＥＡＤＹ）信号を使用することもできる。
このときは、マイクロコンピュータに対しては、所定数
のインストラクションが取り込まれるとそのレディ信号
を解除し、取り込んだ全てのインストラクションの処理
が完了すると発生させる。
レディー（ＲＥＡＤＹ）信号を使用することもできる。
このときは、マイクロコンピュータに対しては、所定数
のインストラクションが取り込まれるとそのレディ信号
を解除し、取り込んだ全てのインストラクションの処理
が完了すると発生させる。
【００１１】
【発明の効果】以上から本発明の表示制御回路によれ
ば、インストラクションの高速受付が可能となり、イン
ストラクションを送り出す側の負担を少なくすることが
できるという利点がある。
ば、インストラクションの高速受付が可能となり、イン
ストラクションを送り出す側の負担を少なくすることが
できるという利点がある。
【図１】 本発明の実施の形態の表示回路の構成を示す
ブロック図である。
ブロック図である。
【図２】 従来の表示回路の構成を示すブロック図であ
る
る
Claims (1)
- 【請求項１】外部から表示に関するインストラクション
を取り込んで表示器の表示内容を制御する表示制御回路
において、 複数のインストラクションを格納する第１手段と、前記
インストラクションを送り出す側に対するビジー信号又
はレディー信号を制御する第２手段を設け、該第２手段
が、前記複数のインストラクションの受付完了により前
記ビジー信号を発生し又は前記レディー信号を解除し、
前記第１手段に格納した複数のインストラクションに対
応する処理の全部が完了することにより前記ビジー信号
を解除し又は前記レディー信号を発生することを特徴と
する表示制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9256235A JPH1185122A (ja) | 1997-09-05 | 1997-09-05 | 表示制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9256235A JPH1185122A (ja) | 1997-09-05 | 1997-09-05 | 表示制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1185122A true JPH1185122A (ja) | 1999-03-30 |
Family
ID=17289819
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9256235A Withdrawn JPH1185122A (ja) | 1997-09-05 | 1997-09-05 | 表示制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1185122A (ja) |
-
1997
- 1997-09-05 JP JP9256235A patent/JPH1185122A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20041207 |