JPS58101352A - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
- Publication number
- JPS58101352A JPS58101352A JP56200292A JP20029281A JPS58101352A JP S58101352 A JPS58101352 A JP S58101352A JP 56200292 A JP56200292 A JP 56200292A JP 20029281 A JP20029281 A JP 20029281A JP S58101352 A JPS58101352 A JP S58101352A
- Authority
- JP
- Japan
- Prior art keywords
- command
- instruction
- section
- internal memory
- storage section
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Prevention of errors by analysis, debugging or testing of software
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
この発明社友とえばfaミグラムデパックを行うことが
可能なデータ処理装置に関する。
可能なデータ処理装置に関する。
発明の技術的背景
従来、データ処理装置におけるデパックとして、メモリ
表示、シングルステツノ、逆アセンブルなどが行われて
いる。しかし、このような処理は連続したアドレスで行
われる仁とが多かった。
表示、シングルステツノ、逆アセンブルなどが行われて
いる。しかし、このような処理は連続したアドレスで行
われる仁とが多かった。
背景技°術の問題点
しかしながら、上記のような装置では九とえば連続し九
記憶部のアドレスのデータを順次表示する場合、メモリ
表示命令、開始アドレス。
記憶部のアドレスのデータを順次表示する場合、メモリ
表示命令、開始アドレス。
および終了キーを投入し友後、毎回、メモリ表示命令キ
ーと終了キーとを投入しなければならなかつ友。このた
め、キー人力の回数が多く、操作が複雑で時間がかかる
という欠点が6つ九。
ーと終了キーとを投入しなければならなかつ友。このた
め、キー人力の回数が多く、操作が複雑で時間がかかる
という欠点が6つ九。
発明の目的
この発明は上記事情に鑑みてなされたもので、その目的
とするところは、キー人力操作を簡単かつ少なくするこ
とができ、プログラムのデIぐツクに要する時間を短縮
することができるデータ処理装置を提供するととKある
。
とするところは、キー人力操作を簡単かつ少なくするこ
とができ、プログラムのデIぐツクに要する時間を短縮
することができるデータ処理装置を提供するととKある
。
発明の概要
この発明は、入力部によシ命令が省略されて終了キーの
みの入力かを判定し、省略されていない場合、命令を記
憶部に記憶せしめ、省略されている場合命令を記憶部か
ら読出し、記憶部から読出した命令あるいは入力部から
指定される命令に応じて制御部の内部メモリのデパック
処理を行うようにしたものである。
みの入力かを判定し、省略されていない場合、命令を記
憶部に記憶せしめ、省略されている場合命令を記憶部か
ら読出し、記憶部から読出した命令あるいは入力部から
指定される命令に応じて制御部の内部メモリのデパック
処理を行うようにしたものである。
発明の実施例
以下この発明の一実施例に゛ついて図面を参照して説明
する。
する。
図面において、入力部1はデパック用の命令。
アドレス、コマンドの終了(例えばCRキー)などを指
定する種々のキーによって構成されている例えばJIB
のアルファニエーメリツク・カナのキーが−ドである。
定する種々のキーによって構成されている例えばJIB
のアルファニエーメリツク・カナのキーが−ドである。
制御部2は終了キーからの信号が供給され九とき、命令
が省略されているか否かを判定し、この判定に応じて命
令が省略されていない場合命令を配憶部3に記憶せしめ
、省略されている場合命令を記憶部3から読出すもので
ある。また、制御、郁2は命令に応じて内部メモリ2a
のアドレスのデータを順次表示部4で表示せしめたり、
内部メモIJ j a、内のプログラムを実効、あるい
祉書替えを行うものである。
が省略されているか否かを判定し、この判定に応じて命
令が省略されていない場合命令を配憶部3に記憶せしめ
、省略されている場合命令を記憶部3から読出すもので
ある。また、制御、郁2は命令に応じて内部メモリ2a
のアドレスのデータを順次表示部4で表示せしめたり、
内部メモIJ j a、内のプログラムを実効、あるい
祉書替えを行うものである。
次にこのような構成において、第2図に示すフローチャ
ートを参照しつつ動作を説明する。
ートを参照しつつ動作を説明する。
たとえば今、内部メモリ21の所定アドレスからのデバ
ッキングを行うものとして、入力部1でメモリ表示命令
、初期アドレス、および終了が設定されるものとする。
ッキングを行うものとして、入力部1でメモリ表示命令
、初期アドレス、および終了が設定されるものとする。
すると、制御部2紘命令が省略されてbないと判断し、
そのメモリ表示命令を記憶部3に記憶せしめる。また、
制御部2は内部メモリ2a内の対応するアドレスのデー
タを貌出し、表示部4で表示せしめる。この表示部4は
一般的に1jcRT又はゾラズマデイスグレイのキャラ
クタブイスジレイが用いられる。つぎに、入力部1の終
了キ〒が投入されることにより、制御部2は命令が省略
されていると判断し、そのメモリ表示命令を記憶部1か
ら読出す。すると、制御部2はその命令に応じて内部メ
モリ21のアドレス4インタを進める仁とにより、初期
アドレスの次のアドレスのデータを読出し、表示部4で
表示せしめる。以後、終了キーを投入するごとに、上記
同様に動作して内部メモIJ j aの内容が順次表示
部4で表示される。
そのメモリ表示命令を記憶部3に記憶せしめる。また、
制御部2は内部メモリ2a内の対応するアドレスのデー
タを貌出し、表示部4で表示せしめる。この表示部4は
一般的に1jcRT又はゾラズマデイスグレイのキャラ
クタブイスジレイが用いられる。つぎに、入力部1の終
了キ〒が投入されることにより、制御部2は命令が省略
されていると判断し、そのメモリ表示命令を記憶部1か
ら読出す。すると、制御部2はその命令に応じて内部メ
モリ21のアドレス4インタを進める仁とにより、初期
アドレスの次のアドレスのデータを読出し、表示部4で
表示せしめる。以後、終了キーを投入するごとに、上記
同様に動作して内部メモIJ j aの内容が順次表示
部4で表示される。
また、他の命令を連続して行なう場合も同様に行える。
発明の効果
以上詳述したようにこの発明によれば、キー人力操作を
簡単かつ少なくすることができ、グログラムのデパック
に要する一時間を短縮すること□ができるデータ処理装
置を提供できる。
簡単かつ少なくすることができ、グログラムのデパック
に要する一時間を短縮すること□ができるデータ処理装
置を提供できる。
図面はこの発明の一実施例を示すもので、第1IIIは
全体の構成を示す概略ブロック図、第2図拡動作を説明
するための70−チャートである。 1・・・入力部、2・・・制御部、jl−・・内部メモ
リ、3・・・記憶部、4・・・表示部。
全体の構成を示す概略ブロック図、第2図拡動作を説明
するための70−チャートである。 1・・・入力部、2・・・制御部、jl−・・内部メモ
リ、3・・・記憶部、4・・・表示部。
Claims (1)
- デパック用の命令、アドレス、終了などを指定する種々
のキーによって構成される入力部と、記憶部と、内部メ
モリを有する制御部と、前記入力部によシ命令が省略さ
れて終了キーのみの入力かを判定し、省略されていない
場合、命令を記憶部に記憶せしめ、省略されている場合
、命令を記憶部から読出す手段と、この手段によシ指定
される命令あるいは前記入力部から指定される命令に応
じて前記内部メモリのデノ奇ツク処運を行う処理手段と
を真値し九ことを特徴とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56200292A JPS58101352A (ja) | 1981-12-12 | 1981-12-12 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56200292A JPS58101352A (ja) | 1981-12-12 | 1981-12-12 | デ−タ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58101352A true JPS58101352A (ja) | 1983-06-16 |
Family
ID=16421884
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56200292A Pending JPS58101352A (ja) | 1981-12-12 | 1981-12-12 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58101352A (ja) |
-
1981
- 1981-12-12 JP JP56200292A patent/JPS58101352A/ja active Pending
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