JPS5810252A - メモリのアドレス指定装置 - Google Patents
メモリのアドレス指定装置Info
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- JPS5810252A JPS5810252A JP56108501A JP10850181A JPS5810252A JP S5810252 A JPS5810252 A JP S5810252A JP 56108501 A JP56108501 A JP 56108501A JP 10850181 A JP10850181 A JP 10850181A JP S5810252 A JPS5810252 A JP S5810252A
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
- Memory System (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はメモリの指定装置に関し、特に複数の端末機
を中央処理装置に共通的に接続しかつ中央処理装置に含
まれるメモリのアドレスを端末機からの割込みに基づい
で指定する場合において、絶対アドレスと相対アドレス
の組合せによってアドレス指定するようにしたメモリの
アドレス指定装置に関する。
を中央処理装置に共通的に接続しかつ中央処理装置に含
まれるメモリのアドレスを端末機からの割込みに基づい
で指定する場合において、絶対アドレスと相対アドレス
の組合せによってアドレス指定するようにしたメモリの
アドレス指定装置に関する。
一般に、複数の端末機を中央処理装置に共通的に接続し
かつ各端末機と中央処理装置との間でデータを伝送する
システムが知られている。中央処理装置は、各端末識別
のデータ処理に用いられる端末識別の記憶領域を含むメ
モリを内蔵している。
かつ各端末機と中央処理装置との間でデータを伝送する
システムが知られている。中央処理装置は、各端末識別
のデータ処理に用いられる端末識別の記憶領域を含むメ
モリを内蔵している。
このメモリに含まれる端末識別の記憶領域は、べ−ジと
呼ばれる場合もある。そして、成る端末機から割込要求
があると、中央処理装置はどの端末機から割込要求があ
ったか（換言すれは割込要求のあった端末機番”ｉ’）
を判別し、端末機に応じたメモリのｎ１シ憶領域（ペー
ジ）を指定するためのアドレスデータを舞］出し７、算
出したアドレスデータに基づいてメモリをアドレス指定
していた。すなわち、複数の端末機を中央処理装置に共
通的に接続したシステムにおいて、従来用いられている
メモリのアドレス指定り端末機番号の判断動作および端
末機番号に応じたアドレスの演算動作が必要となるので
、その解析処理７０グラムが必要であった。し女がって
、アドレス指定のためのプログラムが複雑となり、かつ
沙雑なプログラムを記憶するための１０グラム記憶用メ
モリの記憶容量が増大し、高価となる問題点があった。
呼ばれる場合もある。そして、成る端末機から割込要求
があると、中央処理装置はどの端末機から割込要求があ
ったか（換言すれは割込要求のあった端末機番”ｉ’）
を判別し、端末機に応じたメモリのｎ１シ憶領域（ペー
ジ）を指定するためのアドレスデータを舞］出し７、算
出したアドレスデータに基づいてメモリをアドレス指定
していた。すなわち、複数の端末機を中央処理装置に共
通的に接続したシステムにおいて、従来用いられている
メモリのアドレス指定り端末機番号の判断動作および端
末機番号に応じたアドレスの演算動作が必要となるので
、その解析処理７０グラムが必要であった。し女がって
、アドレス指定のためのプログラムが複雑となり、かつ
沙雑なプログラムを記憶するための１０グラム記憶用メ
モリの記憶容量が増大し、高価となる問題点があった。
それゆえに、この発明の目的は、複数の端末機を中央処
理装置に共通的に接続しかつ複数の端末機で中火処理装
置に含−止れる共用メモリを共通的に使用するシステム
において、共用メモリのアドレスを指シｔするためのプ
ログラムを簡略化でき、プログラムを記憶するためのメ
モリの記憶容量を低減でき、安価に］〜でアドレス指定
できるように改良したメモリのアドレス指定装置を提供
することである。
理装置に共通的に接続しかつ複数の端末機で中火処理装
置に含−止れる共用メモリを共通的に使用するシステム
において、共用メモリのアドレスを指シｔするためのプ
ログラムを簡略化でき、プログラムを記憶するためのメ
モリの記憶容量を低減でき、安価に］〜でアドレス指定
できるように改良したメモリのアドレス指定装置を提供
することである。
この発明扛、要約すれに、メモリの記憶領域が各端末機
料に分けられる。各端末機料に対応する記憶領域を指定
するだめのアドレスは、複数桁から成るアドレスデータ
のうちの上位桁が絶対アドレスで指定される。絶対アド
レスは、一部のビット数がハード回路によって固定的に
設定され、残りのビット数が端末機からの１１１込みに
よるコードに基づいて変換手段によって導出される。こ
の固定設定された第１の絶対アドレスおよび変換手段に
よって変換された第２の絶対アドレスの組合せに基づい
て、端末機に対応フる記ｔ６、領域すなわちページのア
ドレスが指定される。
料に分けられる。各端末機料に対応する記憶領域を指定
するだめのアドレスは、複数桁から成るアドレスデータ
のうちの上位桁が絶対アドレスで指定される。絶対アド
レスは、一部のビット数がハード回路によって固定的に
設定され、残りのビット数が端末機からの１１１込みに
よるコードに基づいて変換手段によって導出される。こ
の固定設定された第１の絶対アドレスおよび変換手段に
よって変換された第２の絶対アドレスの組合せに基づい
て、端末機に対応フる記ｔ６、領域すなわちページのア
ドレスが指定される。
見、下に、図面金録照してこの発明の具体的な実施例に
ついて説明する。
ついて説明する。
第１図れこの発明の一実施例のａｉの端末機を中央処理
装置ｗ ｖｃ接続したシステムのブロック図である。図
において、複数の端末機ｌ〜Ｎは伝送ラインを介して中
火処理装置ｌＯに共通的に接続さｉする。名端末機１−
ＮにＶＪｌｌ、それぞれ端末機番号が決められる。
装置ｗ ｖｃ接続したシステムのブロック図である。図
において、複数の端末機ｌ〜Ｎは伝送ラインを介して中
火処理装置ｌＯに共通的に接続さｉする。名端末機１−
ＮにＶＪｌｌ、それぞれ端末機番号が決められる。
前記中央処理装置ｉ、 Ｉ Ｏｉｊ、演算処理装置また
はマイクロブ「３＋ヤなとのＣＰＵＩＩを含む。ＣＰＵ
１１に１１、パスラインＩ２を介してリードオンリノそ
り（以１−’ＲＯＭ ） １ ｇ、絶対アドレスデータ
導出手段の一例のベージコード変換回路２ｏおよびラン
ダムアク士スメモリ（以下ＲＡＭ）８０が接Ｍ、 ｇれ
る。ＲＯＭ １ ａ ｔＪ％ＣＰＵ １１が端末機ｌ〜
Ｎとデータ伝ジ、するための伝送制御プログラムを予め
設定記憶している。ページコード変換回路２゜について
１Ｊ％抜述の第２図を参照してその詳細を説明する。Ｒ
ＡＭ ８０ ｔＪ％複数の端末機１−Ｈによって共通的
に使用される共用メモリである。ＲＡＭ３０は各端末機
がデヘク処理するために必要な記憶領域（すなわちペー
ジ領域）および名端末機との間でデータ伝送フるのに用
いられる伝送バンフアを端末機料に含むとともに、その
他各種の記憶領域を含む。
はマイクロブ「３＋ヤなとのＣＰＵＩＩを含む。ＣＰＵ
１１に１１、パスラインＩ２を介してリードオンリノそ
り（以１−’ＲＯＭ ） １ ｇ、絶対アドレスデータ
導出手段の一例のベージコード変換回路２ｏおよびラン
ダムアク士スメモリ（以下ＲＡＭ）８０が接Ｍ、 ｇれ
る。ＲＯＭ １ ａ ｔＪ％ＣＰＵ １１が端末機ｌ〜
Ｎとデータ伝ジ、するための伝送制御プログラムを予め
設定記憶している。ページコード変換回路２゜について
１Ｊ％抜述の第２図を参照してその詳細を説明する。Ｒ
ＡＭ ８０ ｔＪ％複数の端末機１−Ｈによって共通的
に使用される共用メモリである。ＲＡＭ３０は各端末機
がデヘク処理するために必要な記憶領域（すなわちペー
ジ領域）および名端末機との間でデータ伝送フるのに用
いられる伝送バンフアを端末機料に含むとともに、その
他各種の記憶領域を含む。
このＲＡＭ３（ｌの端末機料のデータ処理のだめの記憶
領域は、ページとも称される。このＲＡＭ８０の名ペー
ジは、たとえば８桁の数字でアドレス指定されるもので
あって、十位２桁の数字から成る絶対アドレスと下位２
桁の数字から成る相対アドレスの組合わせによってアド
レス指定される。ただし、アドレスの１桁は、この実施
例では１６進表示−（示される。なお、ＲＡＭ８０の記
憶領域および絶対アドレスと相対アドレスとの関係は後
述の第３Ａ図〜第８Ｃ図で詳細に説明する。
領域は、ページとも称される。このＲＡＭ８０の名ペー
ジは、たとえば８桁の数字でアドレス指定されるもので
あって、十位２桁の数字から成る絶対アドレスと下位２
桁の数字から成る相対アドレスの組合わせによってアド
レス指定される。ただし、アドレスの１桁は、この実施
例では１６進表示−（示される。なお、ＲＡＭ８０の記
憶領域および絶対アドレスと相対アドレスとの関係は後
述の第３Ａ図〜第８Ｃ図で詳細に説明する。
ベージコード変換回路２０には、パスライン１２’を介
して割込コード変換回路１４が接続される。
して割込コード変換回路１４が接続される。
このパスライン１２’社、端末機の台数が１６台未満て
あれは、８ビツトのラインである。割込コード変換回路
１４の割込要求信号導出端子はＣＰＵ１ｔの割込要求信
号入力端子に接続される。この割込コード変換回路１４
に６、前記端末機ｌ〜Ｎに対応する伝送制御回路１５１
−ＩＦＩＮが接続される。割込コード変換回路１４け、
各伝送制御回路１５１−１５Ｎからの割込要求があると
き、割込要求信号ＩＮＴをＣＰＵＩＩに与えるとともに
、どの端末機からの割込要求であるかに基づいて端末機
を識別するコード（すなわち端末機の台番号を識別する
コード）をベージコード変換回路２ｏに与えるものであ
る。伝送制御回路１５１〜１５Ｎには、それぞれ対応す
る伝送ラインを介して端末機１〜Ｎが接続される１゜ ｗＪ２図はこの発明の特徴となる割込コード変換回路１
４およびページコード変換回路２（）の詳細な回路図′
″Ｃある。構成において、割込コード変換回路１４す、
いずれかの端末機から割込要求があったとき２割込要求
信号ＩＮＴをＣＰＵ１１に与えるものである。着た、割
込コード変換回路１４は、どの端末機から割込要求があ
ったかに基づいて、は、変換手段の一例の変換回路２１
と複数の設定スイッチ２２８へ−２２７と抵抗２８８〜
２３７を含む。
あれは、８ビツトのラインである。割込コード変換回路
１４の割込要求信号導出端子はＣＰＵ１ｔの割込要求信
号入力端子に接続される。この割込コード変換回路１４
に６、前記端末機ｌ〜Ｎに対応する伝送制御回路１５１
−ＩＦＩＮが接続される。割込コード変換回路１４け、
各伝送制御回路１５１−１５Ｎからの割込要求があると
き、割込要求信号ＩＮＴをＣＰＵＩＩに与えるとともに
、どの端末機からの割込要求であるかに基づいて端末機
を識別するコード（すなわち端末機の台番号を識別する
コード）をベージコード変換回路２ｏに与えるものであ
る。伝送制御回路１５１〜１５Ｎには、それぞれ対応す
る伝送ラインを介して端末機１〜Ｎが接続される１゜ ｗＪ２図はこの発明の特徴となる割込コード変換回路１
４およびページコード変換回路２（）の詳細な回路図′
″Ｃある。構成において、割込コード変換回路１４す、
いずれかの端末機から割込要求があったとき２割込要求
信号ＩＮＴをＣＰＵ１１に与えるものである。着た、割
込コード変換回路１４は、どの端末機から割込要求があ
ったかに基づいて、は、変換手段の一例の変換回路２１
と複数の設定スイッチ２２８へ−２２７と抵抗２８８〜
２３７を含む。
よシ具体的にＹｓｓ変換回路２１の上位ピッ）Ａ３〜Ａ
７の入力端のそれぞれは、対応する設定スイッチ２２３
〜２２７を介して接地される。また、Ａ３〜Ａ７の入力
端は、それぞれ対応する抵抗２８８〜２８７を介して電
源電圧（十ｖ）に接続される。この変換回路２１の入力
データは、上位５ピツ） Ａ３〜Ａ７がスイッチ２２８
〜２２７０オンオフ状態の切換えによって決められ、下
位８ピツ） ＡＯ〜Ａ２が割込コード変換回路１４から
与えられる端末機料のコードによって構成される。
７の入力端のそれぞれは、対応する設定スイッチ２２３
〜２２７を介して接地される。また、Ａ３〜Ａ７の入力
端は、それぞれ対応する抵抗２８８〜２８７を介して電
源電圧（十ｖ）に接続される。この変換回路２１の入力
データは、上位５ピツ） Ａ３〜Ａ７がスイッチ２２８
〜２２７０オンオフ状態の切換えによって決められ、下
位８ピツ） ＡＯ〜Ａ２が割込コード変換回路１４から
与えられる端末機料のコードによって構成される。
第３Ａ図〜第３Ｃ図ＦｉＲＡＭ８０の記憶領域を図解的
に示した図であシ、特に第３Ａ図はＲＡＭ３Ｑに含まれ
る端末機料の記憶領域すなわちページのアドレスの関係
を示す。ＲＡＭ８０は相対的に多い複数の記憶領域を含
み、各゛記憶領域が１６進表示で４桁の値によってアド
レス指定される。そして、１つ端末機料に対応する記憶
領域すなわち１つのページの番地数が１６進表示でＦＦ
（ただしｐ−１６）であり、端末機が８台（Ｎ＝８）で
あシ、端末機ｌに対応するページが１６進衣示で８００
０番地から始剪る場合は、各端末機に対応するページの
アドレスは以下のごとく決められる。すなわち、端末機
ｌに対応するページ＄０［，１６進表示で８０００〜８
９ＦＦ番地で指定される。端末機２に対応するページ＃
ｌは、１６進表示で８１００〜８１ ＦＦ番地で指定さ
れる。同様にして、端末機８〜８に対応するページ＃２
〜＃７ ｔｊ： ｓ上から２桁目の数字がページの番号
に対応する数字となる。
に示した図であシ、特に第３Ａ図はＲＡＭ３Ｑに含まれ
る端末機料の記憶領域すなわちページのアドレスの関係
を示す。ＲＡＭ８０は相対的に多い複数の記憶領域を含
み、各゛記憶領域が１６進表示で４桁の値によってアド
レス指定される。そして、１つ端末機料に対応する記憶
領域すなわち１つのページの番地数が１６進表示でＦＦ
（ただしｐ−１６）であり、端末機が８台（Ｎ＝８）で
あシ、端末機ｌに対応するページが１６進衣示で８００
０番地から始剪る場合は、各端末機に対応するページの
アドレスは以下のごとく決められる。すなわち、端末機
ｌに対応するページ＄０［，１６進表示で８０００〜８
９ＦＦ番地で指定される。端末機２に対応するページ＃
ｌは、１６進表示で８１００〜８１ ＦＦ番地で指定さ
れる。同様にして、端末機８〜８に対応するページ＃２
〜＃７ ｔｊ： ｓ上から２桁目の数字がページの番号
に対応する数字となる。
次に、ベージコード変換回路２０とＲＡＭ８０の記憶領
域との関係を説明する。端末機１〜８に対応するＲＡ１
１１１８０の記憶領域（ページ）が成る途中の番地（図
示の例では絶対アドレスが８０）から始まる場合は、端
末機からの割込コードに基づいて下位２桁の絶対アドレ
スを演算処理に基づいて算出しなければならない。しか
し、この実施例では、スイッチ２２８〜２２７の切換状
態に基づいて各端末機に割当てられたページをハード回
路によって設定する。たとえば、先の例に従えば、ペー
ジ＃０〜＃７の絶対アドレスの上位桁が８であるため、
第２図に示すスイッチ２２７のみが開成（すなわちオフ
）され、他のスイッチ２２８〜２２６がぞれぞれ閉成（
すなわちオン）される。したがって、変換回路２１のＡ
３〜Ａ６ビツトの入力が論理「０」となｌ 、Ａ？ビッ
トの入力が論理「ｌ」となる。
域との関係を説明する。端末機１〜８に対応するＲＡ１
１１１８０の記憶領域（ページ）が成る途中の番地（図
示の例では絶対アドレスが８０）から始まる場合は、端
末機からの割込コードに基づいて下位２桁の絶対アドレ
スを演算処理に基づいて算出しなければならない。しか
し、この実施例では、スイッチ２２８〜２２７の切換状
態に基づいて各端末機に割当てられたページをハード回
路によって設定する。たとえば、先の例に従えば、ペー
ジ＃０〜＃７の絶対アドレスの上位桁が８であるため、
第２図に示すスイッチ２２７のみが開成（すなわちオフ
）され、他のスイッチ２２８〜２２６がぞれぞれ閉成（
すなわちオン）される。したがって、変換回路２１のＡ
３〜Ａ６ビツトの入力が論理「０」となｌ 、Ａ？ビッ
トの入力が論理「ｌ」となる。
第８Ｂ図は端末Ｆ！！に１〜８に対応するＲＡＭ８０に
含１れるページ＃０〜＃７と絶対アドレスとの関係を示
す。第８Ｃ図は成る１つのページの相対アドレスによっ
て指定される記憶領域の記憶内容を図解的に示した図で
を）る。第３Ｂ図および第８Ｃ図において、ＲＡＭｇＯ
の各記憶領域は、１６進表示で４桁の数字によってアド
レス指定される。１６進表示で４桁の数字から成るアド
レスデータのうち、上位２桁は絶対アドレスとなυ、下
位２桁は相対アドレスとなる。この絶対アドレスのうち
の１桁が前記スイッチ２２８〜２２７０オンオン状態に
よって固定的に決定され、絶対アドレスの下位１桁が割
込要求のあった端末機を識別するコードによって決めら
れる。
含１れるページ＃０〜＃７と絶対アドレスとの関係を示
す。第８Ｃ図は成る１つのページの相対アドレスによっ
て指定される記憶領域の記憶内容を図解的に示した図で
を）る。第３Ｂ図および第８Ｃ図において、ＲＡＭｇＯ
の各記憶領域は、１６進表示で４桁の数字によってアド
レス指定される。１６進表示で４桁の数字から成るアド
レスデータのうち、上位２桁は絶対アドレスとなυ、下
位２桁は相対アドレスとなる。この絶対アドレスのうち
の１桁が前記スイッチ２２８〜２２７０オンオン状態に
よって固定的に決定され、絶対アドレスの下位１桁が割
込要求のあった端末機を識別するコードによって決めら
れる。
相対アドレスは、ＣＰＵＩＩの動作を行なうための指令
（コマンド）に基づいて決められる。たとえ［ｒ、下位
２桁の相対アドレスが１６准表示で１１０〜３Ｆのとき
、除法制御回路のアドレスを記憶する領域が指定さ）１
〜る。下位２桁の相対アドレス４０〜ｑＦ−ｃ受信光ｒ
ノラク記憶領域が指定される。
（コマンド）に基づいて決められる。たとえ［ｒ、下位
２桁の相対アドレスが１６准表示で１１０〜３Ｆのとき
、除法制御回路のアドレスを記憶する領域が指定さ）１
〜る。下位２桁の相対アドレス４０〜ｑＦ−ｃ受信光ｒ
ノラク記憶領域が指定される。
下位２桁の相対アドレス８０〜ＢＦで受１ｉバッファと
なるｉｔ： ｊｔ’を幀賊が）Ｋｉｉｊ−さＪしる。−
ｒゴ☆２桁の相対アドレスＣＯＣＺり／ζし、 Ｃｉｆ
、 ｌ ６進表示で１２）〜ｂ’ ｌｉ’で送信バッフ
ァとなるｉｒ４憶領域が指定される。この相対アドレス
（）０〜１４” ト’−’に指シ）ｊされる各記憶領域
が名ベージ＃ｕ＝ｘ’ｔに含１れる。
なるｉｔ： ｊｔ’を幀賊が）Ｋｉｉｊ−さＪしる。−
ｒゴ☆２桁の相対アドレスＣＯＣＺり／ζし、 Ｃｉｆ
、 ｌ ６進表示で１２）〜ｂ’ ｌｉ’で送信バッフ
ァとなるｉｒ４憶領域が指定される。この相対アドレス
（）０〜１４” ト’−’に指シ）ｊされる各記憶領域
が名ベージ＃ｕ＝ｘ’ｔに含１れる。
第４図に−Ｊこの実施ｆｌｌＪの動作をＮＱ明するだめ
の７１コーチヤードである１１次に、第１図〜第４図を
参照してこの発ψｉの具体的な動作を説明する。
の７１コーチヤードである１１次に、第１図〜第４図を
参照してこの発ψｉの具体的な動作を説明する。
いすＪｌかの端末機（′ｆ？：とえθ゛端禾機１）から
割込要求が伝送されると、割込要求信号が伝送制御回路
１５１を介し一〇割込コート゛変換回路１４に与えられ
る４１尾、し−（、割込コ了ド変換回路１４は割込要求
信号ＩＮ’ｌ” （１−ＣＰＵ １１に与えるとともに
１割込要求のを、、−、〕ｌ（端末機ｌを表わすコード
［０（ＩＩＪを変換ｐＩ略２Ｉにθλる。このとき、複
数の端末機１〜８の割込要求のあったときに各端末機に
対応するベージ＃（）〜ページ＃７を指定するｋめに、
予めスイッチ２２７が開成されその他のスイッチ２２３
〜２２６が閉成されている。したがつで、変換回路２１
１１割込要求のあった端末機ｌに交ｊ応するＲＡＭ３・
０のページ＃０を指定するだめの絶対アドレスとしｃ
１６１Ｇ ｋ示でｒ８０Ｊの絶対」アドレス指定タを梼
１１」シてＣＰ［ＪＩｌに与える。
割込要求が伝送されると、割込要求信号が伝送制御回路
１５１を介し一〇割込コート゛変換回路１４に与えられ
る４１尾、し−（、割込コ了ド変換回路１４は割込要求
信号ＩＮ’ｌ” （１−ＣＰＵ １１に与えるとともに
１割込要求のを、、−、〕ｌ（端末機ｌを表わすコード
［０（ＩＩＪを変換ｐＩ略２Ｉにθλる。このとき、複
数の端末機１〜８の割込要求のあったときに各端末機に
対応するベージ＃（）〜ページ＃７を指定するｋめに、
予めスイッチ２２７が開成されその他のスイッチ２２３
〜２２６が閉成されている。したがつで、変換回路２１
１１割込要求のあった端末機ｌに交ｊ応するＲＡＭ３・
０のページ＃０を指定するだめの絶対アドレスとしｃ
１６１Ｇ ｋ示でｒ８０Ｊの絶対」アドレス指定タを梼
１１」シてＣＰ［ＪＩｌに与える。
これに斤１、し−７−１ＣＰＵ １１１（Ｊステツブ４
１において、ぺ〜ジコードを内蔵するページレジスフ（
図示−１（−ず）にロードする３、続いて、ステップ４
２におい”’ｎ、 ＣＩ）Ｕｌｌ Ｎ伝送制御回路１５
１から与えられるテークを読込んで絶対アドレスｌ’−
ｇ（ＩＪで指定ＣＰＵ １１は絶対アドレス「８０」で
おりかつ相対アドレス［８０−１の受信バッファを指定
し、伝送されたテークを書込４’ｒｏ続いて、ステップ
４４において、ＣＰＵＩＬは絶対アドレスｒ ８０ ｊ
でありかつ相対アドレスｒ４（ＩＪで受信完了フラグ領
域を指定し、受信完了フラグを十ツ１させる。そののち
、 ＣＰＵ１１μ端未磯１からの割込要求に基づく処理
を終γし、−ぞの他の端Ａ、細々・らの割込要求があっ
た場合の動作にυに＋える・・ リー１のように、と−の発明に」−れＶよ、端末機に対
応する複数のｄ１憶・１償域のうし、１ｈ」定面に設定
した第１の４’／、χ・」アｌしＸと端末機を識別する
１肯報に基づく第２の絶苅りドレスとに基づいて絶対ア
ドレスを勇出し１いるので、端末機の割込要求に基づＶ
・で、絶７・」゛アドレスを演舞する必要が〃〈々や、
そのための処理〕１．１グラｉ−を簡略化でき、そのブ
ロクラムＷｒ、’ ｔｔ；する〃−めのメモリ答用を低
減でき、簡’１１−′ｈ′Ｍ・ｉ欣、かつ女仙ＩＶ（し
てメモリのアドレス指定を行なうことが−（゛きイ）な
どのｔ＋！Ｊ′廟の効果が奏はれる。
１において、ぺ〜ジコードを内蔵するページレジスフ（
図示−１（−ず）にロードする３、続いて、ステップ４
２におい”’ｎ、 ＣＩ）Ｕｌｌ Ｎ伝送制御回路１５
１から与えられるテークを読込んで絶対アドレスｌ’−
ｇ（ＩＪで指定ＣＰＵ １１は絶対アドレス「８０」で
おりかつ相対アドレス［８０−１の受信バッファを指定
し、伝送されたテークを書込４’ｒｏ続いて、ステップ
４４において、ＣＰＵＩＬは絶対アドレスｒ ８０ ｊ
でありかつ相対アドレスｒ４（ＩＪで受信完了フラグ領
域を指定し、受信完了フラグを十ツ１させる。そののち
、 ＣＰＵ１１μ端未磯１からの割込要求に基づく処理
を終γし、−ぞの他の端Ａ、細々・らの割込要求があっ
た場合の動作にυに＋える・・ リー１のように、と−の発明に」−れＶよ、端末機に対
応する複数のｄ１憶・１償域のうし、１ｈ」定面に設定
した第１の４’／、χ・」アｌしＸと端末機を識別する
１肯報に基づく第２の絶苅りドレスとに基づいて絶対ア
ドレスを勇出し１いるので、端末機の割込要求に基づＶ
・で、絶７・」゛アドレスを演舞する必要が〃〈々や、
そのための処理〕１．１グラｉ−を簡略化でき、そのブ
ロクラムＷｒ、’ ｔｔ；する〃−めのメモリ答用を低
減でき、簡’１１−′ｈ′Ｍ・ｉ欣、かつ女仙ＩＶ（し
てメモリのアドレス指定を行なうことが−（゛きイ）な
どのｔ＋！Ｊ′廟の効果が奏はれる。
第１Ｌ￥Ｉ Ｐ；ｌこの祈、明の一丈施例のフロック図
である。第２図ｉｌ−，１この発明の％徴とｔ・る割込
コード変換回路」、よびペー＝ジコード変換回路の詳細
図である。第３Ａｌ乞１−第３Ｃ図れｌＲＡＭ８０の記
憶領域をＬを１ｗｔ的＋（ｉｊ・１〜ｔ（ドじＣ」、イ
〕。第４図１割込要求に基づ（ＣＰＵＩＩの処理プログ
ラムの）ｐ−チャートである。 図において％ ］−Ｎけ端末機、１０は中央処理装置、
ｌ ＨＪ：ＣＰＵ、 １２に、パスライン、１８はＲ
ＯＭ、１４は割込コード変換回路、１５１〜１５Ｎは伝
送制御回路、２０ｉｊ、ベージコード変換回路、２１
ｉｊ：変換回路、２２３〜２２７け設定手段の一例の設
定スイッチ、２８８〜２８７ｔ、１：’ｉ！を抗、３ｏ
はＲＡ、Ｍ（メモリ）を示す。
である。第２図ｉｌ−，１この発明の％徴とｔ・る割込
コード変換回路」、よびペー＝ジコード変換回路の詳細
図である。第３Ａｌ乞１−第３Ｃ図れｌＲＡＭ８０の記
憶領域をＬを１ｗｔ的＋（ｉｊ・１〜ｔ（ドじＣ」、イ
〕。第４図１割込要求に基づ（ＣＰＵＩＩの処理プログ
ラムの）ｐ−チャートである。 図において％ ］−Ｎけ端末機、１０は中央処理装置、
ｌ ＨＪ：ＣＰＵ、 １２に、パスライン、１８はＲ
ＯＭ、１４は割込コード変換回路、１５１〜１５Ｎは伝
送制御回路、２０ｉｊ、ベージコード変換回路、２１
ｉｊ：変換回路、２２３〜２２７け設定手段の一例の設
定スイッチ、２８８〜２８７ｔ、１：’ｉ！を抗、３ｏ
はＲＡ、Ｍ（メモリ）を示す。
Claims (1)
- 【特許請求の範囲】 複数の端末機を中央処理装置に共通的に接続し、各端末
機と中央処理装置との間でデータ伝送するシステムにお
いて、 前記中央処理装置は、 データ処理に用いられる端末識別の記憶領域を含み、各
端末識別の記憶領域が上位桁と下位桁から成る複数桁の
７トレスデータでアドレス指定され、−ｈ位桁で指定さ
れるアドレスが絶対アドレスと定められたメモリ、およ
び 的記絶対フドレ７を導出する絶対アドレス導出手段を備
え。 前記絶対アドレスは、一部のビット数で指定される第１
の絶対アドレスと、残勺のビット数で指定される第２の
絶対゛アドレスとから成シ、前記絶対アドレス導出手段
れＬｌ 前記一部のビット数を設定することによって、前記第１
の絶対アドレスを固定的に導出する設定手段と、 前記各端末機からの割込みによるコードに基づいて、前
記残りのビット数で前記第２の絶対アドレスを導出する
変換手段とを含む、メモリのアドレス指定装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56108501A JPS5810252A (ja) | 1981-07-11 | 1981-07-11 | メモリのアドレス指定装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56108501A JPS5810252A (ja) | 1981-07-11 | 1981-07-11 | メモリのアドレス指定装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5810252A true JPS5810252A (ja) | 1983-01-20 |
Family
ID=14486373
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56108501A Pending JPS5810252A (ja) | 1981-07-11 | 1981-07-11 | メモリのアドレス指定装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5810252A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6124205A (ja) * | 1984-07-13 | 1986-02-01 | 株式会社タイセー | 自動車用送風機の速度制御用抵抗器 |
| JPS62268720A (ja) * | 1986-05-15 | 1987-11-21 | Nippon Denso Co Ltd | 自動車用空気調和装置 |
| JP2021040670A (ja) * | 2019-09-06 | 2021-03-18 | 株式会社ユニバーサルエンターテインメント | 遊技機 |
| JP2021040669A (ja) * | 2019-09-06 | 2021-03-18 | 株式会社ユニバーサルエンターテインメント | 遊技機 |
| JP2021040668A (ja) * | 2019-09-06 | 2021-03-18 | 株式会社ユニバーサルエンターテインメント | 遊技機 |
| JP2021040763A (ja) * | 2019-09-06 | 2021-03-18 | 株式会社ユニバーサルエンターテインメント | 遊技機 |
| JP2021040774A (ja) * | 2019-09-06 | 2021-03-18 | 株式会社ユニバーサルエンターテインメント | 遊技機 |
| JP2021040775A (ja) * | 2019-09-06 | 2021-03-18 | 株式会社ユニバーサルエンターテインメント | 遊技機 |
-
1981
- 1981-07-11 JP JP56108501A patent/JPS5810252A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6124205A (ja) * | 1984-07-13 | 1986-02-01 | 株式会社タイセー | 自動車用送風機の速度制御用抵抗器 |
| JPS62268720A (ja) * | 1986-05-15 | 1987-11-21 | Nippon Denso Co Ltd | 自動車用空気調和装置 |
| JP2021040670A (ja) * | 2019-09-06 | 2021-03-18 | 株式会社ユニバーサルエンターテインメント | 遊技機 |
| JP2021040669A (ja) * | 2019-09-06 | 2021-03-18 | 株式会社ユニバーサルエンターテインメント | 遊技機 |
| JP2021040668A (ja) * | 2019-09-06 | 2021-03-18 | 株式会社ユニバーサルエンターテインメント | 遊技機 |
| JP2021040763A (ja) * | 2019-09-06 | 2021-03-18 | 株式会社ユニバーサルエンターテインメント | 遊技機 |
| JP2021040774A (ja) * | 2019-09-06 | 2021-03-18 | 株式会社ユニバーサルエンターテインメント | 遊技機 |
| JP2021040775A (ja) * | 2019-09-06 | 2021-03-18 | 株式会社ユニバーサルエンターテインメント | 遊技機 |
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