JPS5810834A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS5810834A JPS5810834A JP56107733A JP10773381A JPS5810834A JP S5810834 A JPS5810834 A JP S5810834A JP 56107733 A JP56107733 A JP 56107733A JP 10773381 A JP10773381 A JP 10773381A JP S5810834 A JPS5810834 A JP S5810834A
- Authority
- JP
- Japan
- Prior art keywords
- region
- semiconductor
- island
- semiconductor device
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
- H10W10/012—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS]
- H10W10/0125—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS] comprising introducing electrical impurities in local oxidation regions, e.g. to alter LOCOS oxide growth characteristics
- H10W10/0126—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS] comprising introducing electrical impurities in local oxidation regions, e.g. to alter LOCOS oxide growth characteristics introducing electrical active impurities in local oxidation regions to create channel stoppers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
- H10W10/13—Isolation regions comprising dielectric materials formed using local oxidation of silicon [LOCOS], e.g. sealed interface localised oxidation [SILO] or side-wall mask isolation [SWAMI]
Landscapes
- Electrodes Of Semiconductors (AREA)
- Local Oxidation Of Silicon (AREA)
- Bipolar Transistors (AREA)
- Element Separation (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、トランジスタなどの回路素子間を分離酸化
膜で分離する構造を有する集積回路などの半導体装置に
関するものである。
膜で分離する構造を有する集積回路などの半導体装置に
関するものである。
一般に、集積回路は、一枚の半導体本体板上に複数の回
路素子が互に電気的に絶縁分離して形成されている。こ
の分離方法としては種々の方法があり、バイポーラ型集
積−回路においては、従来、ＰＮ接合分離法が主に用い
られていた。近年、高集積化及び各種寄生容量の低減等
が可能であることから、分離酸化膜による方法が用いら
れるようになって来た。
路素子が互に電気的に絶縁分離して形成されている。こ
の分離方法としては種々の方法があり、バイポーラ型集
積−回路においては、従来、ＰＮ接合分離法が主に用い
られていた。近年、高集積化及び各種寄生容量の低減等
が可能であることから、分離酸化膜による方法が用いら
れるようになって来た。
第ｉｌｌは、分離酸化膜法における従来の半導体装置の
断面図である。第１図において、例えば、比抵抗２０ｇ
・鐸のＰ型基板１０１と、層抵抗約２０″／口の埋込み
Ｎ＋領域１０２と、比抵抗的ｌＲ＠ｍ、厚さ約１．０μ
ｍのＮ型エピタキシャル層１０３と、層抵抗約３に淘、
接合の深さ約０．２５ｊｍのＰ型ベース領域１０４と接
合の深さ約０．１ｊ１ｍのＮ＋エミッタ領域１０５と、
コレクタ電極コンタクト領域１０６と、選択酸化によっ
て作られた厚さ１．０μｍの分離酸化膜１０８と、酸化
膜１０８の下に形成されているＰ＋チャンネルストッパ
１０７とを含む。なお、１４，１５゜１６、および１１
はそれぞれペース電極、エミッ夕電極、コレクタ電極、
および最低電位配線を示す。
断面図である。第１図において、例えば、比抵抗２０ｇ
・鐸のＰ型基板１０１と、層抵抗約２０″／口の埋込み
Ｎ＋領域１０２と、比抵抗的ｌＲ＠ｍ、厚さ約１．０μ
ｍのＮ型エピタキシャル層１０３と、層抵抗約３に淘、
接合の深さ約０．２５ｊｍのＰ型ベース領域１０４と接
合の深さ約０．１ｊ１ｍのＮ＋エミッタ領域１０５と、
コレクタ電極コンタクト領域１０６と、選択酸化によっ
て作られた厚さ１．０μｍの分離酸化膜１０８と、酸化
膜１０８の下に形成されているＰ＋チャンネルストッパ
１０７とを含む。なお、１４，１５゜１６、および１１
はそれぞれペース電極、エミッ夕電極、コレクタ電極、
および最低電位配線を示す。
第２図はＰＮ接合分離法により形成された半導体装置の
断面図である。第２図におい”ｔ：、 ＰＩ［基板２０
１．Ｎ＋埋込み領域２０２、Ｎ エピタキシャル層２０
３％Ｐｆｉベース領域２０４、Ｎ＠工＜ｙ夕領域２０５
は、第１図の例とほぼ同じ構成をもっているが、Ｎ エ
ピタキシャル層２０３０表面から基板２０１に達するよ
うに素子形成領域を囲むように環状に形成されたＰ＋分
離領域２０８によって、各素子は隣接素子とＰＮ接合分
離されている。
断面図である。第２図におい”ｔ：、 ＰＩ［基板２０
１．Ｎ＋埋込み領域２０２、Ｎ エピタキシャル層２０
３％Ｐｆｉベース領域２０４、Ｎ＠工＜ｙ夕領域２０５
は、第１図の例とほぼ同じ構成をもっているが、Ｎ エ
ピタキシャル層２０３０表面から基板２０１に達するよ
うに素子形成領域を囲むように環状に形成されたＰ＋分
離領域２０８によって、各素子は隣接素子とＰＮ接合分
離されている。
通常、集積回路などの半導体装置は、各製造工程を経て
装置を完成させるために、電極配線を施すが、この際、
半導体基板と最低電位の電極配線とオーム接続されてい
なければ、半導体装置の使用時に素子相互間に寄生ＰＮ
ＰＮ効果などの発生がある。この為、半導体本体の一主
面と反対の下層側を占める基板は最低電位配線とオーム
接続する必要がある。
装置を完成させるために、電極配線を施すが、この際、
半導体基板と最低電位の電極配線とオーム接続されてい
なければ、半導体装置の使用時に素子相互間に寄生ＰＮ
ＰＮ効果などの発生がある。この為、半導体本体の一主
面と反対の下層側を占める基板は最低電位配線とオーム
接続する必要がある。
このため、第２図に示した従来のＰＮＮ接合分離法おい
ては、素子間を電気的に絶縁分離するために形成された
Ｐ＋分離領域２０８上面の酸化膜２１Ｇに電気的取出し
口を設け、取出し電極２０９を半導体装置の最低電位配
置１１１に接続することにより、半導体基板２０１を最
低電位とすることができる。
ては、素子間を電気的に絶縁分離するために形成された
Ｐ＋分離領域２０８上面の酸化膜２１Ｇに電気的取出し
口を設け、取出し電極２０９を半導体装置の最低電位配
置１１１に接続することにより、半導体基板２０１を最
低電位とすることができる。
しかしＴｈａｉ図に示す分離酸化膜法においては。
Ｎｉｌエミッタ１０５、ＰＭ！ベース１０４、Ｎ＠コレ
クタ１０３を含むＮＰＮ）ランジスタ素子が形成されて
いる領域、すなわち島領域１０を取囲む厚い分離酸化ｇ
ｔｏｓの下に、基板１０１と同じ導電型のＰ＋チャンネ
ルストッパ１０７があるため、第２図に示すＰＮｇＮ分
会法と一様な電極取出し電極を設けることは困難である
。
クタ１０３を含むＮＰＮ）ランジスタ素子が形成されて
いる領域、すなわち島領域１０を取囲む厚い分離酸化ｇ
ｔｏｓの下に、基板１０１と同じ導電型のＰ＋チャンネ
ルストッパ１０７があるため、第２図に示すＰＮｇＮ分
会法と一様な電極取出し電極を設けることは困難である
。
本発明の目的は、このような分離酸化膜法において、半
導体本体の素子形成面と反対側にある半導体基板を、最
低電位配線に接続するための困難が解決された半導体装
置を提供するにある。
導体本体の素子形成面と反対側にある半導体基板を、最
低電位配線に接続するための困難が解決された半導体装
置を提供するにある。
本発明の半導体装置は、一つの半導体本体の一主面側に
おいて分離絶縁膜で囲まれた多数の島領域が設けられ、
それぞれの島領域にはトランジスタなどの回路素子が形
成されている半導体装置において、前記島領域のうちの
少くとも一つの島領域の表面に設けられた電極とこの島
領域の裏面側にある半導体基板とが、この基板と同一導
電型の半導体領域を通して接続されている構成を有する
。
おいて分離絶縁膜で囲まれた多数の島領域が設けられ、
それぞれの島領域にはトランジスタなどの回路素子が形
成されている半導体装置において、前記島領域のうちの
少くとも一つの島領域の表面に設けられた電極とこの島
領域の裏面側にある半導体基板とが、この基板と同一導
電型の半導体領域を通して接続されている構成を有する
。
つぎに本発明を実施例により説明する。
第３図は本発明の一実施例の断面図である。図において
、半導体本体の素子形成面である半導体本体の一主面側
で、分離酸化膜１０８に囲まれた島領域のうちの一つの
島領域２００表面側のＰ＋チャンネルストッパ１０７に
、他の島領域１０のＰ！Ｉベース領域１０４の形成と同
時に形成されたＰ＋半導体領域１０９が形成され、この
Ｐ＋領域１０９０表面に薄い酸化膜にあけられた電極取
出し開口を通して設けられた。最低電位配置１１１につ
ながる接続電ｔｉｉｉ１２と、島領域２０の裏面側の半
導体基板１０１とは、Ｐ＋領域１０７，１０９を通して
接続されている。
、半導体本体の素子形成面である半導体本体の一主面側
で、分離酸化膜１０８に囲まれた島領域のうちの一つの
島領域２００表面側のＰ＋チャンネルストッパ１０７に
、他の島領域１０のＰ！Ｉベース領域１０４の形成と同
時に形成されたＰ＋半導体領域１０９が形成され、この
Ｐ＋領域１０９０表面に薄い酸化膜にあけられた電極取
出し開口を通して設けられた。最低電位配置１１１につ
ながる接続電ｔｉｉｉ１２と、島領域２０の裏面側の半
導体基板１０１とは、Ｐ＋領域１０７，１０９を通して
接続されている。
第４図（ａ）は本発明の＠２実施例の断面図であり、分
離酸化膜に囲まれた島領域２０を形成後、１０００℃で
ＰＷ不純物のホウ素を熱拡散法により拡散して高湊度の
Ｐ＋領域１１０を形成し、このＰ＋領域１１０を通して
、最低電位配線１１につながる電極１２と、半導体基板
１０１とを接続し、基板１０１を最低電位に保持させる
。本例は第１実施例に比べ低抵抗の接続ができる利点が
ある。
離酸化膜に囲まれた島領域２０を形成後、１０００℃で
ＰＷ不純物のホウ素を熱拡散法により拡散して高湊度の
Ｐ＋領域１１０を形成し、このＰ＋領域１１０を通して
、最低電位配線１１につながる電極１２と、半導体基板
１０１とを接続し、基板１０１を最低電位に保持させる
。本例は第１実施例に比べ低抵抗の接続ができる利点が
ある。
第４図６）は＃Ｉ４図（１）の変形例で、島領域２０の
下面側の基板１０１と電極１２の間に介在するＰ＋領域
１１１は、島領域２０の全面に設けたもので、第４図（
ａ）の例に比べ、接続のための島領域の面積を小さくで
きる利点がある。
下面側の基板１０１と電極１２の間に介在するＰ＋領域
１１１は、島領域２０の全面に設けたもので、第４図（
ａ）の例に比べ、接続のための島領域の面積を小さくで
きる利点がある。
第５図は本発明の第３実施例の断面図であり、図におい
て、半導体基板１０１に、予じめ接続のためのＰ＋領域
が形成される部分にＰ＋不純物１１３を埋込んでおき、
さらに接続のための島領域２００表面からＰ型不純物の
拡散領域１１２を形成することにより接続のＰ＋領域を
形成する場合、この形成時間を短くでき、しかも、低抵
抗で表面の電極１２と下層の基板１０１とを接続できる
利点がある。
て、半導体基板１０１に、予じめ接続のためのＰ＋領域
が形成される部分にＰ＋不純物１１３を埋込んでおき、
さらに接続のための島領域２００表面からＰ型不純物の
拡散領域１１２を形成することにより接続のＰ＋領域を
形成する場合、この形成時間を短くでき、しかも、低抵
抗で表面の電極１２と下層の基板１０１とを接続できる
利点がある。
以上の各側で述べたように１本発明によれば。
半導体本体の下層側の半導体基板が低琳抗で最低電位配
線に接続され、これにより寄生ＰＮＰＮ効果の発生はな
くなり、安定な動作をする半導体装置が得られる。
線に接続され、これにより寄生ＰＮＰＮ効果の発生はな
くなり、安定な動作をする半導体装置が得られる。
第１ｍ！Ｉは分離醗化膜法により素子間分離されている
従来の半導体装置の断面図、第２図はＰＮ接合分離によ
る半導体装置の断面図、第３図は本発明の第１の実施例
の断面図、第４図（ａ）は本発明の１ｓ２実施例の断面
図、第４図山）は同図（＆）の変形例の断面図、第５図
は本発明の＃Ｉ３実施例の断面図である。 １０．２０・・・島領域、１１・・・最低電位配線。 １４・・・ベース電極、１５・・・エミッタ電極、１６
・・・コレクタ電極、１０１・・・Ｐ型半導体基板ｂ１
０２・−・Ｎ＋埋込み領域、１０３−Ｎエピタキシャル
層またはコレクタ領域、１０４−・・Ｐ型ベース領域、
１０５−゛・Ｎｉｌ工之ツタ領域、１０６・°・Ｎ＋コ
レクタコンタクシ領域、１０７・°“Ｐ＋チャンネルス
トッパ、１０８−・・分離酸化膜、１０９，１１０゜１
１１．１１２・・・Ｐ＋接続半導体領域、１１３°パＰ
＋接続埋込半導体領域。 第３図 第４ 」 諮５図
従来の半導体装置の断面図、第２図はＰＮ接合分離によ
る半導体装置の断面図、第３図は本発明の第１の実施例
の断面図、第４図（ａ）は本発明の１ｓ２実施例の断面
図、第４図山）は同図（＆）の変形例の断面図、第５図
は本発明の＃Ｉ３実施例の断面図である。 １０．２０・・・島領域、１１・・・最低電位配線。 １４・・・ベース電極、１５・・・エミッタ電極、１６
・・・コレクタ電極、１０１・・・Ｐ型半導体基板ｂ１
０２・−・Ｎ＋埋込み領域、１０３−Ｎエピタキシャル
層またはコレクタ領域、１０４−・・Ｐ型ベース領域、
１０５−゛・Ｎｉｌ工之ツタ領域、１０６・°・Ｎ＋コ
レクタコンタクシ領域、１０７・°“Ｐ＋チャンネルス
トッパ、１０８−・・分離酸化膜、１０９，１１０゜１
１１．１１２・・・Ｐ＋接続半導体領域、１１３°パＰ
＋接続埋込半導体領域。 第３図 第４ 」 諮５図
Claims (1)
- 一つの半導体本体の一主面側において分離絶縁膜で囲ま
れた多数の島領域が設けられ、それぞれの島領域にはト
ランジスタなどの回路素子が形成されている半導体装置
において、前記島領域のうちの少くとも一つの島領域の
表面に設けられた電極とこの島領域の裏面側にある半導
体基板とが、この基板と同一導電型の半導体領域を通し
て接続されていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56107733A JPS5810834A (ja) | 1981-07-10 | 1981-07-10 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56107733A JPS5810834A (ja) | 1981-07-10 | 1981-07-10 | 半導体装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61181587A Division JPS6242452A (ja) | 1986-08-01 | 1986-08-01 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5810834A true JPS5810834A (ja) | 1983-01-21 |
Family
ID=14466564
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56107733A Pending JPS5810834A (ja) | 1981-07-10 | 1981-07-10 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5810834A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58102557A (ja) * | 1981-12-14 | 1983-06-18 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPS6261284A (ja) * | 1985-09-10 | 1987-03-17 | トライス株式会社 | 積層電刷子の製造方法 |
| JPS6323335A (ja) * | 1985-09-25 | 1988-01-30 | モノリシツク メモリ−ズ，インコ−ポレイテツド | 半導体装置及びその製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50159279A (ja) * | 1974-06-12 | 1975-12-23 |
-
1981
- 1981-07-10 JP JP56107733A patent/JPS5810834A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50159279A (ja) * | 1974-06-12 | 1975-12-23 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58102557A (ja) * | 1981-12-14 | 1983-06-18 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPS6261284A (ja) * | 1985-09-10 | 1987-03-17 | トライス株式会社 | 積層電刷子の製造方法 |
| JPS6323335A (ja) * | 1985-09-25 | 1988-01-30 | モノリシツク メモリ−ズ，インコ−ポレイテツド | 半導体装置及びその製造方法 |
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