JPS58112367A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS58112367A JPS58112367A JP56215264A JP21526481A JPS58112367A JP S58112367 A JPS58112367 A JP S58112367A JP 56215264 A JP56215264 A JP 56215264A JP 21526481 A JP21526481 A JP 21526481A JP S58112367 A JPS58112367 A JP S58112367A
- Authority
- JP
- Japan
- Prior art keywords
- oxide film
- region
- semiconductor
- silicon
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/011—Manufacture or treatment of electrodes ohmically coupled to a semiconductor
Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、半導体装置にかか）、特に、Ｍ０８トランジ
スタに於いて配線領域及びソース・ドレイン領域に自已
贅合してゲート領域が形成されたデバイス素子に関する
ものである。
スタに於いて配線領域及びソース・ドレイン領域に自已
贅合してゲート領域が形成されたデバイス素子に関する
ものである。
半導体装置の製造に於いては、半導体基板表面の一領域
に形成されたｐ−ｎ接合ダイオード又はトランジスタの
電極配線の喉や出し更には、異種の電極配線間の電気的
結合を計るために、上記素子を被覆する絶縁物質の部分
的開孔が必要とされる。現在のＩＣ，ＬＳＩ製造に於い
ては、上記開孔は公知の７オトレジスト技術を駆使し、
当フォトレジストをマスクとして目的とする開孔領域の
７オトレジストを蝕刻し、この窓を通して、その直下の
絶縁物質をエツチングする。この際のエツチングは絶Ｉ
＃瞼質を蝕刻する薬品液に浸漬するか蝕刻作用のあるプ
ラズマ化されたガス雰囲気中にある時間湯すことによっ
て行なわれる。
に形成されたｐ−ｎ接合ダイオード又はトランジスタの
電極配線の喉や出し更には、異種の電極配線間の電気的
結合を計るために、上記素子を被覆する絶縁物質の部分
的開孔が必要とされる。現在のＩＣ，ＬＳＩ製造に於い
ては、上記開孔は公知の７オトレジスト技術を駆使し、
当フォトレジストをマスクとして目的とする開孔領域の
７オトレジストを蝕刻し、この窓を通して、その直下の
絶縁物質をエツチングする。この際のエツチングは絶Ｉ
＃瞼質を蝕刻する薬品液に浸漬するか蝕刻作用のあるプ
ラズマ化されたガス雰囲気中にある時間湯すことによっ
て行なわれる。
−万、半導体を使用し九ＩＣ，ＬＳＩの高集積化、大容
量化に伴ない半導体基板狭面の微細加工化技術が必須で
ある。写真蝕刻技術の向上、上記エツチング技術の向上
が望まれている。しかしながら、上記フォトレジスト等
をマスク材料として絶縁物質をエツチングする開孔方法
ではマスク材質の蝕刻時の横方向エツチングは、不可避
であり。
量化に伴ない半導体基板狭面の微細加工化技術が必須で
ある。写真蝕刻技術の向上、上記エツチング技術の向上
が望まれている。しかしながら、上記フォトレジスト等
をマスク材料として絶縁物質をエツチングする開孔方法
ではマスク材質の蝕刻時の横方向エツチングは、不可避
であり。
開孔の窓が大きくなる傾向がある。更に又写真蝕刻によ
るパターン転写に於いて目金イレによる整合ズレが生じ
る。そこでこの整合ズレを見込して回路形成パターン間
には面積的マージンが施される。これ等は半導体Ｏ微細
加工にとって大きな障害となり、半導体素子の高集積化
を阻む大きな賛因の一つとなっている。
るパターン転写に於いて目金イレによる整合ズレが生じ
る。そこでこの整合ズレを見込して回路形成パターン間
には面積的マージンが施される。これ等は半導体Ｏ微細
加工にとって大きな障害となり、半導体素子の高集積化
を阻む大きな賛因の一つとなっている。
一般に、ＳｌゲートあるいはＭｏゲート等の現状ＭＯＳ
トランジスタの場合にはゲート電極領域に対し自己整合
型にリース及びドレイン領域を形成するが、リース及び
ドレインからの配線のためには上記の開孔方法が必要で
ある。このために本発明ｄＭ０８トランジスタのゲート
領域をソース・ドレイン領域更には、該ソース・ドレイ
ン領域の配線領域に自己整合して形成する方法を提供し
、ＭＯ８Ｌ８■の高集積化を容易にぜんとするものであ
る。
トランジスタの場合にはゲート電極領域に対し自己整合
型にリース及びドレイン領域を形成するが、リース及び
ドレインからの配線のためには上記の開孔方法が必要で
ある。このために本発明ｄＭ０８トランジスタのゲート
領域をソース・ドレイン領域更には、該ソース・ドレイ
ン領域の配線領域に自己整合して形成する方法を提供し
、ＭＯ８Ｌ８■の高集積化を容易にぜんとするものであ
る。
そこで本発明に於いては、シリコン半導体基板上にあら
たにシリコン半導体薄膜層を形成し、当落膜層の一部領
域をシリコン酸化膜に変換し、シリコン半導体薄膜層を
分離した後分離され九該シリコン中導体薄膜層の一部に
ＭＯＳ）ランジスタのソース及びドレイン領域をそれぞ
れ形成する。
たにシリコン半導体薄膜層を形成し、当落膜層の一部領
域をシリコン酸化膜に変換し、シリコン半導体薄膜層を
分離した後分離され九該シリコン中導体薄膜層の一部に
ＭＯＳ）ランジスタのソース及びドレイン領域をそれぞ
れ形成する。
その後ゲート領域は、該シリコン酸化膜を除去した領域
に該ソース、ドレイン領域に自己整合して作製する。
に該ソース、ドレイン領域に自己整合して作製する。
この場合、ソース及びドレイン領域からの電極配線取り
出しには、上記シリコン半導体薄膜層をその１１使用す
ることが可能となり、従来技術のように開孔を設けて、
該ソース、ドレイン領域に配線を形成することは不要と
なる。
出しには、上記シリコン半導体薄膜層をその１１使用す
ることが可能となり、従来技術のように開孔を設けて、
該ソース、ドレイン領域に配線を形成することは不要と
なる。
次に、本発明の半導体装置の製造法を実施ＩｐＨｔ−使
って詳細に説明する。第１図から第９図は本発明を半導
体装置の製造に適用した時の一例を示すプロセスの半導
体ｌ！蓋の断面図である。以下本図面をもとに説明する
。第１図に示すように、初め１〜１００Ω・：ＣＩｌ
の比抵抗を有するＰ＠（Ｄ’／リコン基板１に膜厚の厚
いフィールド酸化−２を通常のプロセスによって形成す
る。続いてこの上に全面に亘って例えばＣＶＤ法によっ
て第２図と示す様にシリコン半導体薄膜層３ｔ−膜厚１
０００Ａ〜数μｍ成長する。さらにその上に同じ（ＣＶ
Ｄ法によってシリコン窒化膜４ｔｌ［厚１００Ａ〜５０
００Ａ堆積する０次に、１８３図に示す様にフォトレジ
スト技術を用いて、諌シリコン窒化暎４の一部領域を１
蝕刻しその後、露出した直下のシリコン半導体薄膜層を
酸化することによりて、後ｍ、不純物拡散！スクとして
用いる＠４図に示す厚いシリコン酸化膜５ｔ−形成する
０次に咳シリコン中導体薄膜層上のシリコン窒化膜をエ
ツチングする斯くしてシリコン酸化膜５で分離されたシ
リコン半導体膜層が形成される。次に第５図に示すよう
に、リンあるいは砒素を拡散あるいはイオン注入６する
ことによって、シリコン半導体薄膜層中にドープさせる
。更に又必要があればその後、Ｎ雪あるいはＡｒ雰囲気
中で熱処理することによって、シリコン半導体薄ｌＩＮ
中にドープしていたリンあるいは砒素を半導体基板中に
導入する。その結果、ソース領域７及びドレイン領域８
が形成できる。それから第６図に示す如く厚い酸化膜５
をエツチングすることによって、後工程でＭＯＳトラン
ジスタのチャンネル領域となる半導体基板表面９を露出
させる。
って詳細に説明する。第１図から第９図は本発明を半導
体装置の製造に適用した時の一例を示すプロセスの半導
体ｌ！蓋の断面図である。以下本図面をもとに説明する
。第１図に示すように、初め１〜１００Ω・：ＣＩｌ
の比抵抗を有するＰ＠（Ｄ’／リコン基板１に膜厚の厚
いフィールド酸化−２を通常のプロセスによって形成す
る。続いてこの上に全面に亘って例えばＣＶＤ法によっ
て第２図と示す様にシリコン半導体薄膜層３ｔ−膜厚１
０００Ａ〜数μｍ成長する。さらにその上に同じ（ＣＶ
Ｄ法によってシリコン窒化膜４ｔｌ［厚１００Ａ〜５０
００Ａ堆積する０次に、１８３図に示す様にフォトレジ
スト技術を用いて、諌シリコン窒化暎４の一部領域を１
蝕刻しその後、露出した直下のシリコン半導体薄膜層を
酸化することによりて、後ｍ、不純物拡散！スクとして
用いる＠４図に示す厚いシリコン酸化膜５ｔ−形成する
０次に咳シリコン中導体薄膜層上のシリコン窒化膜をエ
ツチングする斯くしてシリコン酸化膜５で分離されたシ
リコン半導体膜層が形成される。次に第５図に示すよう
に、リンあるいは砒素を拡散あるいはイオン注入６する
ことによって、シリコン半導体薄膜層中にドープさせる
。更に又必要があればその後、Ｎ雪あるいはＡｒ雰囲気
中で熱処理することによって、シリコン半導体薄ｌＩＮ
中にドープしていたリンあるいは砒素を半導体基板中に
導入する。その結果、ソース領域７及びドレイン領域８
が形成できる。それから第６図に示す如く厚い酸化膜５
をエツチングすることによって、後工程でＭＯＳトラン
ジスタのチャンネル領域となる半導体基板表面９を露出
させる。
斯くし友後、第７図に示す様に熱酸化することによって
該チャンネル領域となる半導体基板表面９上にゲート酸
化膜１０を形成すると同時に、シリコン手導体層表面上
に絶縁酸化膜１１を形成する。ここで、高濃度の有効不
純物を含有するシリコン手導体薄膜層上には同一の熱酸
化雰囲気に於いて、低濃度の有効不純物を含有する琳結
晶シリコン半導体の酸化膜厚の２−５倍の膜厚を有する
酸化膜が形成される。この上に、多結晶シリコンを膜厚
２０００〜６０００Ａ成長し、フォトレジスト技術を用
いて、＠８図のようにゲート電極１２を形成する。その
Ｌ酸化することによってゲート電極１２ｔ−薄い絶縁酸
化＠１３で絶縁する。最後に″シベーシ曹ン膜としてＰ
８Ｇ膜１４を成長させる。斬くしてゲート領域がソース
、ドレイン領域及びそれ等の配線領域１５及び１６に自
己整合し九姿態のＭ０８トランジスタが形成される。
該チャンネル領域となる半導体基板表面９上にゲート酸
化膜１０を形成すると同時に、シリコン手導体層表面上
に絶縁酸化膜１１を形成する。ここで、高濃度の有効不
純物を含有するシリコン手導体薄膜層上には同一の熱酸
化雰囲気に於いて、低濃度の有効不純物を含有する琳結
晶シリコン半導体の酸化膜厚の２−５倍の膜厚を有する
酸化膜が形成される。この上に、多結晶シリコンを膜厚
２０００〜６０００Ａ成長し、フォトレジスト技術を用
いて、＠８図のようにゲート電極１２を形成する。その
Ｌ酸化することによってゲート電極１２ｔ−薄い絶縁酸
化＠１３で絶縁する。最後に″シベーシ曹ン膜としてＰ
８Ｇ膜１４を成長させる。斬くしてゲート領域がソース
、ドレイン領域及びそれ等の配線領域１５及び１６に自
己整合し九姿態のＭ０８トランジスタが形成される。
本発明の自己整合法に依ると、従来性われている半導体
基板狭面の開孔の九めのフォトレジスト技術を駆使する
マスク形成プロセスが１工程省略できる上に、当発明の
自己整合型により、この開孔形成の丸めの素子間Ｗｌｔ
省略することができ。
基板狭面の開孔の九めのフォトレジスト技術を駆使する
マスク形成プロセスが１工程省略できる上に、当発明の
自己整合型により、この開孔形成の丸めの素子間Ｗｌｔ
省略することができ。
その結果半導体装置の高集積化が容易となる。
第１図乃至第９図は１本発明を中導体装瞳の製造に適用
した時の種々のプロセス・ステップを示す半導体ウェハ
ーの断面図である。 尚１図において、１・・・・・・シリコン半導体基板、
２・・・・・・フィールド酸化膜、３・・・・・・シリ
コン半導体薄膜層、４・・・・・・シリコン窒化膜、５
・・・・・・シリコン酸化膜、６・・・・・・イオンビ
ーム、７・テ・・・・ソース領域。 訃・・・・・ドレイン領域、９・・・・・・半導体基板
表面、１０・・・・・・ゲート酸化！１．１ｔ・・川・
絶縁酸化膜、１２・・・・・・ゲート電極、１３・・・
・・・薄い絶縁酸化膜、１４・・・・・・ＰＥＧ膜であ
る。
した時の種々のプロセス・ステップを示す半導体ウェハ
ーの断面図である。 尚１図において、１・・・・・・シリコン半導体基板、
２・・・・・・フィールド酸化膜、３・・・・・・シリ
コン半導体薄膜層、４・・・・・・シリコン窒化膜、５
・・・・・・シリコン酸化膜、６・・・・・・イオンビ
ーム、７・テ・・・・ソース領域。 訃・・・・・ドレイン領域、９・・・・・・半導体基板
表面、１０・・・・・・ゲート酸化！１．１ｔ・・川・
絶縁酸化膜、１２・・・・・・ゲート電極、１３・・・
・・・薄い絶縁酸化膜、１４・・・・・・ＰＥＧ膜であ
る。
Claims (2)
- （１）半導体基板上ＶＣ％シリコン中導体薄膜層を形成
した後、少なくとも鋏シリコン中導体薄膜層の一部領域
が半導体基板に達する要部にシリコン酸化膜に変換され
咳シリコン酸化膜によ）少なくとも二領域に電気的に分
離されたシリコン半導体薄膜層が形成されてい−ること
を＊＊とする半導体装置。 - （２）二領域に分離されたシリコン半導体薄膜層をそれ
ぞれ絶縁ゲート電界効果トランジスタのソース領域、ド
レイン領域及びそれぞれの配線の一部分とし且つ前記シ
リコン酸化膜を除去後。 当領域にゲート領域が咳ソース領域、ドレイン領域に整
合して形成されていることを特徴とする特許請求の範囲
＠（１）項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56215264A JPS58112367A (ja) | 1981-12-25 | 1981-12-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56215264A JPS58112367A (ja) | 1981-12-25 | 1981-12-25 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58112367A true JPS58112367A (ja) | 1983-07-04 |
Family
ID=16669424
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56215264A Pending JPS58112367A (ja) | 1981-12-25 | 1981-12-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58112367A (ja) |
-
1981
- 1981-12-25 JP JP56215264A patent/JPS58112367A/ja active Pending
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