JPS58114221A - インタフエ−ス制御方式 - Google Patents
インタフエ−ス制御方式Info
- Publication number
- JPS58114221A JPS58114221A JP21434981A JP21434981A JPS58114221A JP S58114221 A JPS58114221 A JP S58114221A JP 21434981 A JP21434981 A JP 21434981A JP 21434981 A JP21434981 A JP 21434981A JP S58114221 A JPS58114221 A JP S58114221A
- Authority
- JP
- Japan
- Prior art keywords
- address
- command
- input
- register
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、チャネル装置と入出力制御装置との間のイン
タフェース制御方式（＝関するものである。
タフェース制御方式（＝関するものである。
成子計算機システム（：於いては、チャネル装置と複数
の入出力制御装置とが共通パスで接続され、入出力制御
装置Ｃ：はそれぞれ′ｒドレスが割当てられていること
により、チャネル装置から゛ｒドレス指定Ｃ：より入出
力制御装置を指定することがセきる。例えば第１図に示
すように、チャネル装置ＣＨと入出力制御装置１０Ｃａ
−１０Ｃｔｌとが接続されているとき、入出力制御装
置１００−〜ｌ０Ｃｒｔの設定回路でそれぞれ°ｒドレ
スが設定され、チャネル装置ＣＨからのアドレス信号と
設定回路で設定された内容とを比較して、日入出力制御
装置が指定されたか否かを識別するものである。
の入出力制御装置とが共通パスで接続され、入出力制御
装置Ｃ：はそれぞれ′ｒドレスが割当てられていること
により、チャネル装置から゛ｒドレス指定Ｃ：より入出
力制御装置を指定することがセきる。例えば第１図に示
すように、チャネル装置ＣＨと入出力制御装置１０Ｃａ
−１０Ｃｔｌとが接続されているとき、入出力制御装
置１００−〜ｌ０Ｃｒｔの設定回路でそれぞれ°ｒドレ
スが設定され、チャネル装置ＣＨからのアドレス信号と
設定回路で設定された内容とを比較して、日入出力制御
装置が指定されたか否かを識別するものである。
このような従来の入出力制御装置のアドレス設定は、設
定回路の端子の接続替えＣ二より行なうのが一般的であ
り、入出力制御装置の増設や変更を行なったとき、或は
システムの都合１二より入出力制御装置のアドレスを変
更する場合、設定回路の端子の接続替えにより対処する
ことができるが、各入出力制御装置のアドレス設定方法
を理解している作業者力ｉ設定作業を行なうこと（−な
り、設定作業が比較的煩雑であると共６二１０分程度以
上の作業時間を必要とすること（二なる。
定回路の端子の接続替えＣ二より行なうのが一般的であ
り、入出力制御装置の増設や変更を行なったとき、或は
システムの都合１二より入出力制御装置のアドレスを変
更する場合、設定回路の端子の接続替えにより対処する
ことができるが、各入出力制御装置のアドレス設定方法
を理解している作業者力ｉ設定作業を行なうこと（−な
り、設定作業が比較的煩雑であると共６二１０分程度以
上の作業時間を必要とすること（二なる。
本発明は、アドレス変更コマンドシニより入出力制御装
置のアドレス−更を容易Ｃ二且つ迅速１：行なうことが
できるようにすることを目的とするものである。以下実
施例Ｃ二ついて詳ｌ１ｌ（二説明する。
置のアドレス−更を容易Ｃ二且つ迅速１：行なうことが
できるようにすることを目的とするものである。以下実
施例Ｃ二ついて詳ｌ１ｌ（二説明する。
第２図は本発明の実施例のブロック線図であり、１１Ｅ
Ｇ １はパスアウトレジスタ、ＲＥＧ ２はタグアクト
レジスタ、 ＲＥＧ５はパスインレジスタ、 ＲＥＧ４
はタグインレジスタ、ＲＥＧ５はアドレスレジスタ、Ｒ
ＥＧ６はコマンドレジスタ、ＲＥＧ７はデータレジスタ
、Ｃ０ＮＴは制御部、ＣＯＭＦはアドレス比較部、ＭＥ
Ｎはメモリ、スレジスタＲＡ’Ｇ５（二設定されたアド
レスとチャネル装置からのアドレスを比較し、比較一致
により制御部Ｃ０ＮＴへ一致信号を加える。制御部Ｃ０
ＮＴはコマンドをコマンドレジスタＥＥＧ６ｒ二、又デ
ータをデータレジスタＲＥＧ７にセットするようＣ；ゲ
ートＧを制御する。
Ｇ １はパスアウトレジスタ、ＲＥＧ ２はタグアクト
レジスタ、 ＲＥＧ５はパスインレジスタ、 ＲＥＧ４
はタグインレジスタ、ＲＥＧ５はアドレスレジスタ、Ｒ
ＥＧ６はコマンドレジスタ、ＲＥＧ７はデータレジスタ
、Ｃ０ＮＴは制御部、ＣＯＭＦはアドレス比較部、ＭＥ
Ｎはメモリ、スレジスタＲＡ’Ｇ５（二設定されたアド
レスとチャネル装置からのアドレスを比較し、比較一致
により制御部Ｃ０ＮＴへ一致信号を加える。制御部Ｃ０
ＮＴはコマンドをコマンドレジスタＥＥＧ６ｒ二、又デ
ータをデータレジスタＲＥＧ７にセットするようＣ；ゲ
ートＧを制御する。
チャネル装置からのアドレス変更コマンド及び設定アド
レスが第３図≦；例示するそれぞれ１バイトからなるコ
マンドとデータとして送出されると、制御部Ｃ０ＮＴは
コマンドを解読してアドレス変更コマンドであることを
１別し、データレジスタＥＥＧ ７にセットされたデー
タをアドレスレジスタＲＥＧ ５に転送してセットする
ようにゲートＧを制御する。それ（：よってアドレスレ
ジスタＲＥＧ５の内容は新しいアドレス設定内容となる
。
レスが第３図≦；例示するそれぞれ１バイトからなるコ
マンドとデータとして送出されると、制御部Ｃ０ＮＴは
コマンドを解読してアドレス変更コマンドであることを
１別し、データレジスタＥＥＧ ７にセットされたデー
タをアドレスレジスタＲＥＧ ５に転送してセットする
ようにゲートＧを制御する。それ（：よってアドレスレ
ジスタＲＥＧ５の内容は新しいアドレス設定内容となる
。
例えば第１図−：示す入出力制御装置１０Ｃａ〜１０Ｃ
ｄのアドレスが第４図１＝示すように、Ｘ“１０′″〜
Ｘ“４０”である場合、入出力制御装置１０Ｃｄのアド
レスなＸ“５０”に変更する必要が生じたとき、前述の
如くチャネル装置から入出力制御装置１０Ｃｄのアドレ
スとアドレス変更コマンドと新しいアドレスを示すデー
タとが送出され、入出力制御装置１０Ｃｄでは第２−に
ついて説明したようＣ二、新しいアドレスのＸ“５０”
がデータレジスタＲＥＧ ７にセットされた後、アドレ
スレジスタＲＥＧ５４二転送されてセットされるので、
入出力制御装置ｉ １０ＣｔｔのアドレスはＸ“４０”
からＸ“５０”Ｃ：変更されたことＣ二なる。なおＸは
任意の値を意味するものである。
ｄのアドレスが第４図１＝示すように、Ｘ“１０′″〜
Ｘ“４０”である場合、入出力制御装置１０Ｃｄのアド
レスなＸ“５０”に変更する必要が生じたとき、前述の
如くチャネル装置から入出力制御装置１０Ｃｄのアドレ
スとアドレス変更コマンドと新しいアドレスを示すデー
タとが送出され、入出力制御装置１０Ｃｄでは第２−に
ついて説明したようＣ二、新しいアドレスのＸ“５０”
がデータレジスタＲＥＧ ７にセットされた後、アドレ
スレジスタＲＥＧ５４二転送されてセットされるので、
入出力制御装置ｉ １０ＣｔｔのアドレスはＸ“４０”
からＸ“５０”Ｃ：変更されたことＣ二なる。なおＸは
任意の値を意味するものである。
第５図は入出力制御装置１０Ｃｇ〜ｌ０Ｃｄのアドレス
がＸ“００”、Ｘ“００”、Ｘ“００″、Ｘ“１０”の
場合、これをＸ“１０″、Ｘ“２０”、Ｘ“３０”、Ｘ
“４０”に設定する場合の説明図であり、入出力制御装
置１０ＣａのアドレスＸ“００ｍを直接Ｘ“１０″１：
変更すると、入出力制御値＠ ｌ０Ｃｄのアドレスと同
一となり、アドレスの二重定義が生じて、入出力制御値
＠ ｌ０ＣｄのアドレスなＸ“４０”に設定できなくな
る。そこで、一旦各入出力制御装置１００ａ〜ｌ０Ｃｒ
ｔに未使用のアＶ ｖｘ Ｘ”Ｆ１’ 、Ｘ”Ｆ２’
、Ｘ″Ｆ５” 、Ｘ”Ｆ４”ニ設定Ｔ；６゜この未使用
のアドレス設定に於いて、入出力制御装置１０Ｃａ〜ｌ
０Ｃａは同一のアドレスＸ“００１（未設定）であるが
、チャネル装置に対する優先順位を有することにより、
第１ステツプで入出力制御装置１００ａのアドレスがＸ
″Ｆ１″に設定され、第２ステツプで入出力制御装置１
００ｈのアドレスがＸ”Ｆ２”に設定され、以下同様に
して１８４ステツプまでで入出力制御装置１０Ｃａ〜ｌ
０Ｃｄのアドレスが未使用のアドレスＸ ’Ｊ’１”〜
Ｘ″Ｆ４”に設定される。
がＸ“００”、Ｘ“００”、Ｘ“００″、Ｘ“１０”の
場合、これをＸ“１０″、Ｘ“２０”、Ｘ“３０”、Ｘ
“４０”に設定する場合の説明図であり、入出力制御装
置１０ＣａのアドレスＸ“００ｍを直接Ｘ“１０″１：
変更すると、入出力制御値＠ ｌ０Ｃｄのアドレスと同
一となり、アドレスの二重定義が生じて、入出力制御値
＠ ｌ０ＣｄのアドレスなＸ“４０”に設定できなくな
る。そこで、一旦各入出力制御装置１００ａ〜ｌ０Ｃｒ
ｔに未使用のアＶ ｖｘ Ｘ”Ｆ１’ 、Ｘ”Ｆ２’
、Ｘ″Ｆ５” 、Ｘ”Ｆ４”ニ設定Ｔ；６゜この未使用
のアドレス設定に於いて、入出力制御装置１０Ｃａ〜ｌ
０Ｃａは同一のアドレスＸ“００１（未設定）であるが
、チャネル装置に対する優先順位を有することにより、
第１ステツプで入出力制御装置１００ａのアドレスがＸ
″Ｆ１″に設定され、第２ステツプで入出力制御装置１
００ｈのアドレスがＸ”Ｆ２”に設定され、以下同様に
して１８４ステツプまでで入出力制御装置１０Ｃａ〜ｌ
０Ｃｄのアドレスが未使用のアドレスＸ ’Ｊ’１”〜
Ｘ″Ｆ４”に設定される。
次に１８５〜第８ステツプにより入出力制御装置１０Ｃ
ｇ−１０ＣｔｌのアドレスがＸ“１０”〜Ｘ“４０”に
設定されることになる。
ｇ−１０ＣｔｌのアドレスがＸ“１０”〜Ｘ“４０”に
設定されることになる。
以上説明したように１本発明は、チャネル装置と入出力
制御装置との間のインタフェースに於いて、入出力制御
装置のアドレスをアドレス変更コマンドにより変更する
ものであるから、従来の設定回路に対応するアドレスレ
ジスタＥＥＧ５を設けるだけで済み、アドレス設定を行
なう場合はアドレス変更コマンドを用いて容易（：且つ
迅速６２行なうことができ、作業者の負担を著しく減少
させることができる。従って初期設定や増設、変更時の
アドレス設定が容易になる欠点がある。
制御装置との間のインタフェースに於いて、入出力制御
装置のアドレスをアドレス変更コマンドにより変更する
ものであるから、従来の設定回路に対応するアドレスレ
ジスタＥＥＧ５を設けるだけで済み、アドレス設定を行
なう場合はアドレス変更コマンドを用いて容易（：且つ
迅速６２行なうことができ、作業者の負担を著しく減少
させることができる。従って初期設定や増設、変更時の
アドレス設定が容易になる欠点がある。
第１図はチャネル装置と入出力制御装置との説明図、第
２図は本発明の実施例・のブロック線図、第３図はコマ
ンドとデータとの説明図、第４図及御装置、 ＲＥＧｌ
はバス゛アウトレジスタ、ＲＥＧ２はタグアウトレジス
タ、 ＲＥＧ５はバスインレジスタ、ＲＥＧ ４はタグ
インレジスタ、ＲＥＧ５はアドレスレジスタ、ＲＥＧ６
はコマンドレジスタ、ＩＩＥＧ７はダータ゛レジスタ、
ＭＥＮはメモリ、ＣＯＭＦはアドレス比較部、Ｃ０Ｎ７
は制御部である。 特許出願人 富士通株式会社 代理人 弁理士 玉蟲久五部（外６名）第１図 第２図 ＥＧＩ ＥＧ４ 第３図 第４図 １０Ｃａ ｌ０Ｃｂ ｌ０Ｃｃ ｌ０ＣｄＸＩＯ
Ｘ２０ Ｘ３０ Ｘ４０”５０ 第５図
２図は本発明の実施例・のブロック線図、第３図はコマ
ンドとデータとの説明図、第４図及御装置、 ＲＥＧｌ
はバス゛アウトレジスタ、ＲＥＧ２はタグアウトレジス
タ、 ＲＥＧ５はバスインレジスタ、ＲＥＧ ４はタグ
インレジスタ、ＲＥＧ５はアドレスレジスタ、ＲＥＧ６
はコマンドレジスタ、ＩＩＥＧ７はダータ゛レジスタ、
ＭＥＮはメモリ、ＣＯＭＦはアドレス比較部、Ｃ０Ｎ７
は制御部である。 特許出願人 富士通株式会社 代理人 弁理士 玉蟲久五部（外６名）第１図 第２図 ＥＧＩ ＥＧ４ 第３図 第４図 １０Ｃａ ｌ０Ｃｂ ｌ０Ｃｃ ｌ０ＣｄＸＩＯ
Ｘ２０ Ｘ３０ Ｘ４０”５０ 第５図
Claims (1)
- チャネル装置と入出力制御装置との間のインタフェース
Ｃ二於いて、前記入出力制御装置のアドレスな゛ｒドレ
ス変更コマンドで指定することを特徴とするインタフェ
ース制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21434981A JPS58114221A (ja) | 1981-12-28 | 1981-12-28 | インタフエ−ス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21434981A JPS58114221A (ja) | 1981-12-28 | 1981-12-28 | インタフエ−ス制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58114221A true JPS58114221A (ja) | 1983-07-07 |
Family
ID=16654289
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21434981A Pending JPS58114221A (ja) | 1981-12-28 | 1981-12-28 | インタフエ−ス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58114221A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6021692A (ja) * | 1983-07-15 | 1985-02-04 | Matsushita Electric Works Ltd | 多重伝送システム |
| JPH01286064A (ja) * | 1988-05-13 | 1989-11-17 | Sony Corp | データ伝送方法及び信号処理装置 |
-
1981
- 1981-12-28 JP JP21434981A patent/JPS58114221A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6021692A (ja) * | 1983-07-15 | 1985-02-04 | Matsushita Electric Works Ltd | 多重伝送システム |
| JPH01286064A (ja) * | 1988-05-13 | 1989-11-17 | Sony Corp | データ伝送方法及び信号処理装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS61228533A (ja) | 電子計算機におけるセツシヨンの制御方法 | |
| JPH08249306A (ja) | データ駆動型情報処理装置 | |
| US4472771A (en) | Device wherein a central sub-system of a data processing system is divided into several independent sub-units | |
| KR20010051013A (ko) | 데이터 전송 제어 장치 및 전자 기기 | |
| JPS63129449A (ja) | 制御インターフエース装置 | |
| JPS5845047B2 (ja) | 共通信号伝送路を用いた情報伝送方式 | |
| JPH0659901A (ja) | プログラム・ローディング方式 | |
| JPS6047664B2 (ja) | 情報処理装置 | |
| JPH03132126A (ja) | データ伝送機能付き電子機器 | |
| JPS61240359A (ja) | マイクロプロセツサ間デ−タ転送方式 | |
| JP2566139B2 (ja) | バスインタフエ−ス回路 | |
| JPS62221059A (ja) | 中央処理装置 | |
| JPS6057411A (ja) | デイジタル制御装置の演算モジュール結線確認方法 | |
| JP2575936B2 (ja) | 内容検索装置 | |
| JP2816745B2 (ja) | タイマ出力装置 | |
| JPS6041133A (ja) | 制御プログラム修正方式 | |
| JPH02185136A (ja) | ワークステーションアドレス設定方法 | |
| JPH0341542A (ja) | 周辺制御装置 | |
| JPH01310974A (ja) | プリンタのモニタ | |
| JP2000201202A (ja) | クライアント・サ―バ試験システム | |
| JPS63179645A (ja) | ゲ−トウエイ方式 | |
| JPS6212229A (ja) | 接続規制情報作成方式 | |
| JPH01124047A (ja) | タイムシェアリングシステム | |
| JPS60126943A (ja) | デ−タ通信方式 | |
| JPH04171515A (ja) | パッケージ管理回路 |