JPS58144901A - シ−ケンス制御装置 - Google Patents
シ−ケンス制御装置Info
- Publication number
- JPS58144901A JPS58144901A JP2681182A JP2681182A JPS58144901A JP S58144901 A JPS58144901 A JP S58144901A JP 2681182 A JP2681182 A JP 2681182A JP 2681182 A JP2681182 A JP 2681182A JP S58144901 A JPS58144901 A JP S58144901A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output
- reset
- input
- failure
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Program-control systems
- G05B19/02—Program-control systems electric
- G05B19/04—Program control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/042—Program control other than numerical control, i.e. in sequence controllers or logic controllers using digital processors
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Safety Devices In Control Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、マイクロコンピュータを剛いたジ−タンス制
御装置に関する。
御装置に関する。
通常、マイクロコンビ、−夕を用いり’／ −、’ｙ
ｙス制御１装置ｔｉ、＃Ｉ１図に示すように、シークン
ス演算およびその他の演算処理を行うマイクロコンピュ
ータｌ（以下、μ−ＣＰＵと略す）と、実行グログラム
を予め記憶している主メモリ２と、人カｒ−夕及びジー
タンス演算結果を一時配置着するガータメモリ３と、制
御対象７とデータメモリ３とさどる入出力制御部４と、
前ａｂのμｍＣＰＵ １の主メモリ２とデータメモリ３
と入出力制御部４と入力ｆ −ト５と出力ラッチ回路６
を接続するコモンパスＣで構成される。史に、前記のμ
ｍＣＰＵ １と主メモリ２とデータメモリ３と人出力制
御部４のそれぞれの故障を検知し、出力ラッチ回路をリ
セ、トする故障検知回路８と、通電時に所定のリセット
信号を発生するリセット回路９と、前記２者故嘩検知回
路８とリセット回路９の各出刃の論理和を行い、その出
力をμｍｃＰＵｌと人出力制御部４に与える＠理和回路
１ｏで構成される。
ｙス制御１装置ｔｉ、＃Ｉ１図に示すように、シークン
ス演算およびその他の演算処理を行うマイクロコンピュ
ータｌ（以下、μ−ＣＰＵと略す）と、実行グログラム
を予め記憶している主メモリ２と、人カｒ−夕及びジー
タンス演算結果を一時配置着するガータメモリ３と、制
御対象７とデータメモリ３とさどる入出力制御部４と、
前ａｂのμｍＣＰＵ １の主メモリ２とデータメモリ３
と入出力制御部４と入力ｆ −ト５と出力ラッチ回路６
を接続するコモンパスＣで構成される。史に、前記のμ
ｍＣＰＵ １と主メモリ２とデータメモリ３と人出力制
御部４のそれぞれの故障を検知し、出力ラッチ回路をリ
セ、トする故障検知回路８と、通電時に所定のリセット
信号を発生するリセット回路９と、前記２者故嘩検知回
路８とリセット回路９の各出刃の論理和を行い、その出
力をμｍｃＰＵｌと人出力制御部４に与える＠理和回路
１ｏで構成される。
以上の構成で、そのシーケンス制御動作は以下のように
して行われる。先ず、μｍＣＰＵ １がコモンパスＣ會
経由して人出カｆｔ１ｌＪ１１１部４に対し、データ読
込み指令を出す。この指令がめると、人出力制（２）１
１１４は制御対象７から入カｒ−ト５を制御し、人力デ
ータを入子し、コモンパスＣに出力する。
して行われる。先ず、μｍＣＰＵ １がコモンパスＣ會
経由して人出カｆｔ１ｌＪ１１１部４に対し、データ読
込み指令を出す。この指令がめると、人出力制（２）１
１１４は制御対象７から入カｒ−ト５を制御し、人力デ
ータを入子し、コモンパスＣに出力する。
これにて、μｍＣＰＵ １はコモンバスＣ上の入力デー
タを、自分のレジスタを介してデータメモリ３にｍｌ憶
させる。前述のように全ての入力データを入力し終ると
、μｍＣＰＵ １はデータメモリ３の内容に基づいて、
主メモリ２に予め記憶されている実行グログラムに従っ
てシーケンス演算を実行し、その演算結果をデータメモ
リ３に一時記憶させる。
タを、自分のレジスタを介してデータメモリ３にｍｌ憶
させる。前述のように全ての入力データを入力し終ると
、μｍＣＰＵ １はデータメモリ３の内容に基づいて、
主メモリ２に予め記憶されている実行グログラムに従っ
てシーケンス演算を実行し、その演算結果をデータメモ
リ３に一時記憶させる。
このようにして、全ての実行グログラムを終ｒすると、
μｍＣＰＵ １はコモンパスＣを経由して人出力制御部
４に対してデータ出力指令を出す。この指令があると、
入出力制御部４はデータメモリ３に配憶されている演算
結果を出力ラッチ回路６に記憶させ、制御対象７に出力
する。前述のように全ての演算結果を制御対象７に出力
すると、シーケンス制御の１スキヤンは終了する。
μｍＣＰＵ １はコモンパスＣを経由して人出力制御部
４に対してデータ出力指令を出す。この指令があると、
入出力制御部４はデータメモリ３に配憶されている演算
結果を出力ラッチ回路６に記憶させ、制御対象７に出力
する。前述のように全ての演算結果を制御対象７に出力
すると、シーケンス制御の１スキヤンは終了する。
しかしながら、上記従来構成では、シーケン、ス制御の
１スキヤン内で、μｍＣＰＵ １と王メモリ２とｒ−タ
メモリ３と入出刃側ｍ部４を崎鯛する時間が多いため、
当然のことながら谷部での故障する偵率も高くなり、偶
発的に改−が死生することがある。この場合、前述の４
者のいずれか１ケ所以上で塔発故障が発生すると、故障
検知回路８は数μｍ幅のＩ９ルスを出力する。この／母
ルス出力は、一方では論理和回路１０を経てμｍＣＰＵ
１と入出力制御部４をリセットし、再起させるが、他
方では出力ラッチ回路６をリセットし、制御対象７を初
胡の状態へと突変させる。更に、前述のようにμｍＣＰ
Ｕ １と入出力制御部４は再起動され、データメモリ３
の内容に従ってジ−タンス演算を行うため、出力ラッチ
回路６は再度故障発生前の状態に突変するので、制御対
象ｊには２度にわたって大きな外乱が与えられるとｂう
不都合があう九。
１スキヤン内で、μｍＣＰＵ １と王メモリ２とｒ−タ
メモリ３と入出刃側ｍ部４を崎鯛する時間が多いため、
当然のことながら谷部での故障する偵率も高くなり、偶
発的に改−が死生することがある。この場合、前述の４
者のいずれか１ケ所以上で塔発故障が発生すると、故障
検知回路８は数μｍ幅のＩ９ルスを出力する。この／母
ルス出力は、一方では論理和回路１０を経てμｍＣＰＵ
１と入出力制御部４をリセットし、再起させるが、他
方では出力ラッチ回路６をリセットし、制御対象７を初
胡の状態へと突変させる。更に、前述のようにμｍＣＰ
Ｕ １と入出力制御部４は再起動され、データメモリ３
の内容に従ってジ−タンス演算を行うため、出力ラッチ
回路６は再度故障発生前の状態に突変するので、制御対
象ｊには２度にわたって大きな外乱が与えられるとｂう
不都合があう九。
本発明は、シーケンス制御装置の各部に偶発的に発生す
る単発故障に対して制御対象に大き０な外乱を与えるこ
となく、シーケンス制御装置内部をリセットし再起動さ
せ制御を継続させること゛と、連続する故−に対して７
−ケンス制御装置を停止させ制御４１対縁への影譬を最
小限度におさえることのできるジータンス制＃袈瀘を提
供すること金目的とする。
る単発故障に対して制御対象に大き０な外乱を与えるこ
となく、シーケンス制御装置内部をリセットし再起動さ
せ制御を継続させること゛と、連続する故−に対して７
−ケンス制御装置を停止させ制御４１対縁への影譬を最
小限度におさえることのできるジータンス制＃袈瀘を提
供すること金目的とする。
この目的を達成するため、本発明は、偶発的な単発故障
が発生したとき、故障直前制御信号をう、子回路に保持
して制御対象へ出力することによシ、制御信号の変動を
防止すると共に、その単発故障が連続した場合もしくは
解除できなかった場合、これを故障計数監視回路を設け
て監視し、その出力でラッチ回路をり竜ッ卜することに
より、ことを主な特徴とする・ 〔発明の実施例〕 以下、本発明を第２図に示す一実施例を参照しながら説
明する。
が発生したとき、故障直前制御信号をう、子回路に保持
して制御対象へ出力することによシ、制御信号の変動を
防止すると共に、その単発故障が連続した場合もしくは
解除できなかった場合、これを故障計数監視回路を設け
て監視し、その出力でラッチ回路をり竜ッ卜することに
より、ことを主な特徴とする・ 〔発明の実施例〕 以下、本発明を第２図に示す一実施例を参照しながら説
明する。
第２図は、本発明によるシーケンス制＃装置の全体構成
図で、図中、第１図と同一符号は同−又は相当部分を示
し、第１図の構成と異なる王な点は、故障検知回路８の
パルス出力を入力とし、指定された時間内に指定され九
故ｗｋ発生回数以上の故障が連続するとレベル信号を出
刃ラッチ回路６のリセット入力端子に出力する故障計数
監視回路１１を般けた点である。
図で、図中、第１図と同一符号は同−又は相当部分を示
し、第１図の構成と異なる王な点は、故障検知回路８の
パルス出力を入力とし、指定された時間内に指定され九
故ｗｋ発生回数以上の故障が連続するとレベル信号を出
刃ラッチ回路６のリセット入力端子に出力する故障計数
監視回路１１を般けた点である。
以上の構成で、シーケンス制御装置としての１スキヤン
の動作は、従来のものと全く同様の動きをする。しかし
、μｍＣＰＵ １と主メモリ２とデータメモリ３と入出
力制御部４のいずれか１ケ所で故障が発生すると、故障
検知回路８が働き、数μ−遍の・母ルスを出力する。こ
のノ９ルスによシ、論理和回路１０を介してμｍＣＰＵ
１と入出力制御部４がリセットされる。故障が除去さ
れれば再起動する。
の動作は、従来のものと全く同様の動きをする。しかし
、μｍＣＰＵ １と主メモリ２とデータメモリ３と入出
力制御部４のいずれか１ケ所で故障が発生すると、故障
検知回路８が働き、数μ−遍の・母ルスを出力する。こ
のノ９ルスによシ、論理和回路１０を介してμｍＣＰＵ
１と入出力制御部４がリセットされる。故障が除去さ
れれば再起動する。
例えば、故障計数監視回路１１が１秒間に２回以上故障
検知回路８より・臂ルス出力を受けた時、レベル信号を
出力するものとすると、１回目の単発故障の発生ではレ
ベル信号は出力されず、出力う、チ回ｗ１１６は故障発
生直前の状態を維持する。
検知回路８より・臂ルス出力を受けた時、レベル信号を
出力するものとすると、１回目の単発故障の発生ではレ
ベル信号は出力されず、出力う、チ回ｗ１１６は故障発
生直前の状態を維持する。
従って、制御対象７も故障発生直前の状態を維持し、μ
ｍＣＰＵ ｌと入出刃側＃ｓ４が再起動され最新の大力
データを得てシーケンス演算を続行しても制御対象７に
例吟外乱を与えることなく、シーケンス制御を継続する
ことができる。また、μｍＣＰＵ １と入出力制御部４
はリセットされるが、故障が解除できないか新九に別の
個所で故１１１［力角生した場合、故障計数監視回路１
１１１１秒間に２回以上の故障発生があると判断して、
レベル信号を出力し、μｍＣＰＵ １と入出力制御部４
を強制的に停止させると同時に１出力ラッチ回路６をリ
セットし、制御対象７を初期の状態に戻し、シーケンス
制御装置を安全状態に落ちつかせる。この状態は通電開
始時に動作するリセット回路９が鋤くまで維持される。
ｍＣＰＵ ｌと入出刃側＃ｓ４が再起動され最新の大力
データを得てシーケンス演算を続行しても制御対象７に
例吟外乱を与えることなく、シーケンス制御を継続する
ことができる。また、μｍＣＰＵ １と入出力制御部４
はリセットされるが、故障が解除できないか新九に別の
個所で故１１１［力角生した場合、故障計数監視回路１
１１１１秒間に２回以上の故障発生があると判断して、
レベル信号を出力し、μｍＣＰＵ １と入出力制御部４
を強制的に停止させると同時に１出力ラッチ回路６をリ
セットし、制御対象７を初期の状態に戻し、シーケンス
制御装置を安全状態に落ちつかせる。この状態は通電開
始時に動作するリセット回路９が鋤くまで維持される。
このように、故障計数監視回路１１の働きによって、シ
ーケンス制御装置内の偶発的な単発故障には制御対象７
に何等の外乱を与えることなく再起製し、一方シーケ／
ス制御装置内の連続する単発故障や解除できなかった故
障に対しては出力を全てリセットし、制御対象７を安全
方向へと移すことができる。
ーケンス制御装置内の偶発的な単発故障には制御対象７
に何等の外乱を与えることなく再起製し、一方シーケ／
ス制御装置内の連続する単発故障や解除できなかった故
障に対しては出力を全てリセットし、制御対象７を安全
方向へと移すことができる。
尚、この故障針数監視回路は本発明のように７−ケンス
制御装置だけでなく、マイクロコンビ。
制御装置だけでなく、マイクロコンビ。
−夕を利用した制御装置全般に適用可能である。
〔発明の効果］
以上のように本発明によれば、偶発的な単発故障が発生
し友とき、故障発生直前の制御信号をう、チ回路に保持
し、制御対象に出力する一方、故障計数監視回路を設け
、その単発故障が連続し九場合あるいはその単発故障が
解除できなかった場合にのみ、前記ラッチ回路をリセッ
トするようにしたので、故障発生時における制御対象へ
の誤出力が防止できると共に、制御対象の故障（制御停
止）時間を最小限に止めることができる、また、故障計
数監視回路を調整し、故障監視時間を任意に設定するこ
とにより、μｍＣＰＵや入出力制御部の再起動時間を任
意に調節することができる。この結果、μｍＣＰＵが再
起動したときに時間的余裕を持喪すことができ、故障４
歴を残４し処理ができる・また、再起動時間を充分長く
取れるため、再起動の成功率を高くすることが期待でき
る。
し友とき、故障発生直前の制御信号をう、チ回路に保持
し、制御対象に出力する一方、故障計数監視回路を設け
、その単発故障が連続し九場合あるいはその単発故障が
解除できなかった場合にのみ、前記ラッチ回路をリセッ
トするようにしたので、故障発生時における制御対象へ
の誤出力が防止できると共に、制御対象の故障（制御停
止）時間を最小限に止めることができる、また、故障計
数監視回路を調整し、故障監視時間を任意に設定するこ
とにより、μｍＣＰＵや入出力制御部の再起動時間を任
意に調節することができる。この結果、μｍＣＰＵが再
起動したときに時間的余裕を持喪すことができ、故障４
歴を残４し処理ができる・また、再起動時間を充分長く
取れるため、再起動の成功率を高くすることが期待でき
る。
４、−面の藺、１４ｋｌ説明
第１図は従来のシーケンス制＃装置のブロック構成図、
第２図は本発明の一実施例を示すシーケンス制御装置の
ブロック構成図である。
第２図は本発明の一実施例を示すシーケンス制御装置の
ブロック構成図である。
１・・・μｍＣＰＵ、２−・主メモリ、３・・・データ
メモリ、４・・・入出力制御部、５・・・入力ｒ−）、
６・・・出力ラッチ回路、７−・・制御対象、８・・・
故障検知回路、９・・・リセット回路、ｌＯ・−論理和
回路、ｌｌ・・・故障計数監視回路。
メモリ、４・・・入出力制御部、５・・・入力ｒ−）、
６・・・出力ラッチ回路、７−・・制御対象、８・・・
故障検知回路、９・・・リセット回路、ｌＯ・−論理和
回路、ｌｌ・・・故障計数監視回路。
（７３１７）代理人 弁理士則近唐佑
（ほか１名）
第１図
Ｑ
Claims (1)
- 【特許請求の範囲】 制御対象からの入力データを入出力制御部が入力ｆ−）
を制御することで読み込み、前記入力データをｒ−タメ
モリに一時記憶し、前記データメモリの内容に基づいて
主メモリに予め記憶された実行グロダラムに従ってマイ
クロコンピュータによってシークンス演算を行い、その
演算結果を前記データメモリに一時記憶し、前記データ
メモリに記憶された演算結果を前記入出力制御部が出力
ラッチ（ロ）路に一ピ億させ前記制御対象に与えるシー
ケンス制御装置において、前記マイクロコンピュータと
剖配王メモリと前記データメモリと前記入出力制御部の
各々について故障を検知する故障検知回路と、削紀故嘩
桝知１！１！ｌ略の出力を得て指定された時間内に（一
定された故障発生回数以上の故障が発生すると出力佃′
号を出力し、前記出力ラッチ回ｗ１１ｔ′リセットする
故障計数−恍回路と、通電時に所定のリセット信号を出
力し、前記故障検知回路と前記故障計数監視回路をリセ
ットするリセ。 ト回路と、前記故障検知回路と故障計数監視回路とリセ
ット回路の各出方信号の論理和を取り、その出力を前記
マイクｏ：Ｉンピ、−夕のリセット入力端子と前記入力
制御部のリセット入力端子に出力する論理和回路とを設
けたことを特徴とするシーケンス制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2681182A JPS58144901A (ja) | 1982-02-23 | 1982-02-23 | シ−ケンス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2681182A JPS58144901A (ja) | 1982-02-23 | 1982-02-23 | シ−ケンス制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58144901A true JPS58144901A (ja) | 1983-08-29 |
Family
ID=12203667
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2681182A Pending JPS58144901A (ja) | 1982-02-23 | 1982-02-23 | シ−ケンス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58144901A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6037880A (ja) * | 1983-08-10 | 1985-02-27 | Canon Inc | ２値化回路 |
| JPS60134781A (ja) * | 1983-12-23 | 1985-07-18 | Matsushita Electric Ind Co Ltd | 空気調和機の異常検出装置 |
| JPS60123004U (ja) * | 1984-01-26 | 1985-08-19 | 株式会社小松製作所 | 溶接ロボツトの一時停止発生後の処理装置 |
-
1982
- 1982-02-23 JP JP2681182A patent/JPS58144901A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6037880A (ja) * | 1983-08-10 | 1985-02-27 | Canon Inc | ２値化回路 |
| JPS60134781A (ja) * | 1983-12-23 | 1985-07-18 | Matsushita Electric Ind Co Ltd | 空気調和機の異常検出装置 |
| JPS60123004U (ja) * | 1984-01-26 | 1985-08-19 | 株式会社小松製作所 | 溶接ロボツトの一時停止発生後の処理装置 |
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