JPH01119047A - 集積回路装置 - Google Patents
集積回路装置Info
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- JPH01119047A JPH01119047A JP62276601A JP27660187A JPH01119047A JP H01119047 A JPH01119047 A JP H01119047A JP 62276601 A JP62276601 A JP 62276601A JP 27660187 A JP27660187 A JP 27660187A JP H01119047 A JPH01119047 A JP H01119047A
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- Japan
- Prior art keywords
- package
- integrated circuit
- circuit device
- terminal
- external lead
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/5449—Dispositions of bond wires not being orthogonal to a side surface of the chip, e.g. fan-out arrangements
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/931—Shapes of bond pads
- H10W72/932—Plan-view shape, i.e. in top view
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Lead Frames For Integrated Circuits (AREA)
- Parts Printed On Printed Circuit Boards (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は集積回路装置に関し、特に回路的に終端抵抗を
必要とする集積回路装置の抵抗素子による終端方法に関
する。
必要とする集積回路装置の抵抗素子による終端方法に関
する。
［従来の技術］
従来、この種の集積回路装置の入出力端子で抵抗による
終端が必要なものは、集積回路装置を実装する基板上に
集積回路装置とは独立した抵抗部品を設置し、これを集
積回路の入出力端子に配線により接続していた。
終端が必要なものは、集積回路装置を実装する基板上に
集積回路装置とは独立した抵抗部品を設置し、これを集
積回路の入出力端子に配線により接続していた。
かかる国別抵抗部品を接続する理由は、終端抵抗の抵抗
値自体を実装する基板上の伝送路のインピーダンスと整
合させる必要があり、そのため極めて高い精度の抵抗値
が必要なのに、現在のモノリシック集積回路の中にその
種の抵抗を取り込むことは、製造歩留りの低下を招き、
結果的に極めて高い代償を払うことになるためである。
値自体を実装する基板上の伝送路のインピーダンスと整
合させる必要があり、そのため極めて高い精度の抵抗値
が必要なのに、現在のモノリシック集積回路の中にその
種の抵抗を取り込むことは、製造歩留りの低下を招き、
結果的に極めて高い代償を払うことになるためである。
このため集積回路装置自体の終端抵抗を必要とする端子
は集積回路装置として無終端として構成されていた。
は集積回路装置として無終端として構成されていた。
［発明が解決しようとする問題点］
上述した従来の集積回路装置の抵抗終端が必要な入出力
端子は無終端状態となフているが、近年において集積回
路装置の高密度化が進んだ結果、装置を実装する基板に
は大規模集積回路等が実装される他、コンデンサ等の他
の実装部品は年々少なくなって来ている。その中でこの
種の終端抵抗が単独部品として残されており、このこと
は実装基板上の実装密度を高めていく上で大きな妨げと
なっているという欠点がある。
端子は無終端状態となフているが、近年において集積回
路装置の高密度化が進んだ結果、装置を実装する基板に
は大規模集積回路等が実装される他、コンデンサ等の他
の実装部品は年々少なくなって来ている。その中でこの
種の終端抵抗が単独部品として残されており、このこと
は実装基板上の実装密度を高めていく上で大きな妨げと
なっているという欠点がある。
一方、この種の抵抗がモノリシック集積回路チップ上に
、他の抵抗素子と同一に形成すると、上述のようにこの
種の要求精度は極めて厳しいことから製造歩留りを低下
させ、結果的に製品原価が大幅に上ってしまうという欠
点を有する。
、他の抵抗素子と同一に形成すると、上述のようにこの
種の要求精度は極めて厳しいことから製造歩留りを低下
させ、結果的に製品原価が大幅に上ってしまうという欠
点を有する。
［発明の従来技術に対する相違点］
上述したように従来の集積回路装置では、集積回路装置
内の抵抗終端が必要な入出力端子が無終端であるため装
置の実装基板上に終端抵抗を設置しなければならないこ
とに対し、本発明は集積回路装置内に終端抵抗を予め準
備しであるため、装置の実装基板上には特に終端抵抗を
設置する必要がなく、装置の実装基板におけるより高密
度実装が実現可能になるという相違点を有している。
内の抵抗終端が必要な入出力端子が無終端であるため装
置の実装基板上に終端抵抗を設置しなければならないこ
とに対し、本発明は集積回路装置内に終端抵抗を予め準
備しであるため、装置の実装基板上には特に終端抵抗を
設置する必要がなく、装置の実装基板におけるより高密
度実装が実現可能になるという相違点を有している。
［問題点を解決するための手段］
本発明の集積回路装置は、集積回路装置のパッケージ本
体に回路終端用抵抗素子が形成されており、前記回路終
端用抵抗素子の片端子はパッケージの第１の外部リード
に接続され、他の片端子はパッケージの第２の外部リー
ドに接続された構成を有している。
体に回路終端用抵抗素子が形成されており、前記回路終
端用抵抗素子の片端子はパッケージの第１の外部リード
に接続され、他の片端子はパッケージの第２の外部リー
ドに接続された構成を有している。
［実施例］
Ｘ施■ユ
第１図は本発明の一実施例のパッケージ内の部分拡大平
面図である。モノリシック集積回路チップ１（以下ＬＳ
Ｉチップという）上に配置されたバッドＩＡはＥＣＬ入
力用パッドであり、バッド２ＡはＥＣＬ出力用パッドで
あり、バッド３ＡはＬＳｌチップ１内部の出力終端電位
供給用電源バッドである。このＬＳＩチップ１はパッケ
ージ内に搭載されており、バッドＩＡはパッケージの内
部リードＩＣへ、バッド２Ａはパッケージの内部リード
２Ｃへ、バッド３Ａはパッケージの内部リード３ＣへＴ
ＡＢリードＩＢ、２Ｂ、３Ｂを介してそれぞれ接続され
ている。本実施例においてはＬＳＩチップ１とＴＡＢリ
ードで接続される内部リードのすぐ外側にパッケージ層
間絶縁膜３をはさみ、独立した内部リードを設けている
。第１図に示す内部リードＩＤ、２Ｄ、３Ｄがそれに相
当する。この内部リードＩＤ、２Ｄ、３Ｄは同じくパッ
ケージ層間絶縁膜３上に金属薄膜で形成された終端抵抗
ＩＥ、２Ｅ、３Ｅの片端子にそれぞれ接続されており、
これらの終端抵抗ＩＥ、 ２Ｅ、 ３Ｅの他の片端
子は配線６により共通接続されている。
面図である。モノリシック集積回路チップ１（以下ＬＳ
Ｉチップという）上に配置されたバッドＩＡはＥＣＬ入
力用パッドであり、バッド２ＡはＥＣＬ出力用パッドで
あり、バッド３ＡはＬＳｌチップ１内部の出力終端電位
供給用電源バッドである。このＬＳＩチップ１はパッケ
ージ内に搭載されており、バッドＩＡはパッケージの内
部リードＩＣへ、バッド２Ａはパッケージの内部リード
２Ｃへ、バッド３Ａはパッケージの内部リード３ＣへＴ
ＡＢリードＩＢ、２Ｂ、３Ｂを介してそれぞれ接続され
ている。本実施例においてはＬＳＩチップ１とＴＡＢリ
ードで接続される内部リードのすぐ外側にパッケージ層
間絶縁膜３をはさみ、独立した内部リードを設けている
。第１図に示す内部リードＩＤ、２Ｄ、３Ｄがそれに相
当する。この内部リードＩＤ、２Ｄ、３Ｄは同じくパッ
ケージ層間絶縁膜３上に金属薄膜で形成された終端抵抗
ＩＥ、２Ｅ、３Ｅの片端子にそれぞれ接続されており、
これらの終端抵抗ＩＥ、 ２Ｅ、 ３Ｅの他の片端
子は配線６により共通接続されている。
本パッケージは多層配線構成としており、内部リードＩ
Ｃは配線ＩＦに接続し、パッケージの外部リードＩＧに
接続している。内部リード２Ｃは配線２Ｆに接続し、パ
ッケージの外部リード２Ｇに接続している。内部リード
３Ｃは配線３Ｆに接続し、パッケージの外部リード３Ｇ
に接続している。また、ＬＳＩチップ１内部の出力終端
電位は本集積回路装置の出力終端電位と同一と想定して
いるので、配線６も配線３Ｆに接続し、結果的に配線６
はパッケージの外部リード３Ｇに接続されている。
Ｃは配線ＩＦに接続し、パッケージの外部リードＩＧに
接続している。内部リード２Ｃは配線２Ｆに接続し、パ
ッケージの外部リード２Ｇに接続している。内部リード
３Ｃは配線３Ｆに接続し、パッケージの外部リード３Ｇ
に接続している。また、ＬＳＩチップ１内部の出力終端
電位は本集積回路装置の出力終端電位と同一と想定して
いるので、配線６も配線３Ｆに接続し、結果的に配線６
はパッケージの外部リード３Ｇに接続されている。
ＥＣＬ回路は出力１端子毎に通常５０Ωの終端抵抗を設
置するが、集積回路装置などを実装する基板上における
伝送配線路の反射の問題から、実際には該当出力から最
も遠端の入力端子部において終端抵抗を設置することが
多い。よって本実施例においてもＥＣＬ出力であるバッ
ド２Ａに対し終端抵抗は付加せず、ＥＣＬ人力となるバ
ッドＩＡが接続する内部リードＩＣと内部リードＩＤと
の間をボンディングワイヤ５で接続し、実装基板上で外
部リードＩＧへ接続するＥＣＬ出力の終端抵抗を入力端
子部で付加している。
置するが、集積回路装置などを実装する基板上における
伝送配線路の反射の問題から、実際には該当出力から最
も遠端の入力端子部において終端抵抗を設置することが
多い。よって本実施例においてもＥＣＬ出力であるバッ
ド２Ａに対し終端抵抗は付加せず、ＥＣＬ人力となるバ
ッドＩＡが接続する内部リードＩＣと内部リードＩＤと
の間をボンディングワイヤ５で接続し、実装基板上で外
部リードＩＧへ接続するＥＣＬ出力の終端抵抗を入力端
子部で付加している。
本実施例では直接ＬＳＩチップ上のＩＡ、 ２Ａ。
３Ａと接続するパッケージの内部リードＩＣ９２Ｃ，３
Ｃのすぐ外側に、配線６に片端子を共通接続する５０Ω
の終端抵抗ＩＥ、２Ｅ、３Ｅの各々の他の片端子に接続
する内部リードＩＤ、２Ｄ。
Ｃのすぐ外側に、配線６に片端子を共通接続する５０Ω
の終端抵抗ＩＥ、２Ｅ、３Ｅの各々の他の片端子に接続
する内部リードＩＤ、２Ｄ。
３Ｄを設けており、終端抵抗の付加が必要な入出力端子
にのみ内側の内部リードと外側の内部リード間をボンデ
ィングワイヤにより接続することにより、終端抵抗を付
加することができる。
にのみ内側の内部リードと外側の内部リード間をボンデ
ィングワイヤにより接続することにより、終端抵抗を付
加することができる。
この場合の終端抵抗はパッケージ本体上に金属薄膜で形
成したものであるが、ＥＣＬ回路の終端抵抗に要求され
る精度は極めて高く、５０Ω±１％もしくは±０．１％
程度である。この精度を初期形成時に達成することは極
めて困難であるため、この種のパッケージ上の金属薄膜
抵抗に対し、形成後要求精度を満たすべく、レーザ等に
よるトリミング加工を施して所望の終端抵抗値とする。
成したものであるが、ＥＣＬ回路の終端抵抗に要求され
る精度は極めて高く、５０Ω±１％もしくは±０．１％
程度である。この精度を初期形成時に達成することは極
めて困難であるため、この種のパッケージ上の金属薄膜
抵抗に対し、形成後要求精度を満たすべく、レーザ等に
よるトリミング加工を施して所望の終端抵抗値とする。
夾立■ユ
第２図は本発明の第２の実施例であるパッケージ内の部
分拡大平面図である。複数の同一集積回路装置は実装基
板に搭載された場合、第１の集積回路装置の一入力端子
部で終端抵抗の付加が必要な場合でも第２の集積回路装
置の同一箇所の入力端子部では終端抵抗が不要となる場
合が往々にしである。第２図ではＬＳＩチップ上のパッ
ドとは関係なく、パッケージ上に終端抵抗を有する例を
示している。パッケージ内に搭載されたＬＳＩチップ７
上の４Ａ、５Ａ、６Ａはそれぞれパッケージの内部リー
ド４Ｃ，５Ｃ，６Ｃにボンディングワイヤ４Ｂ、５Ｂ、
６Ｂにより接続されており、内部リード４Ｃ，５Ｃ，６
Ｃはそれぞれ配線４Ｄ。
分拡大平面図である。複数の同一集積回路装置は実装基
板に搭載された場合、第１の集積回路装置の一入力端子
部で終端抵抗の付加が必要な場合でも第２の集積回路装
置の同一箇所の入力端子部では終端抵抗が不要となる場
合が往々にしである。第２図ではＬＳＩチップ上のパッ
ドとは関係なく、パッケージ上に終端抵抗を有する例を
示している。パッケージ内に搭載されたＬＳＩチップ７
上の４Ａ、５Ａ、６Ａはそれぞれパッケージの内部リー
ド４Ｃ，５Ｃ，６Ｃにボンディングワイヤ４Ｂ、５Ｂ、
６Ｂにより接続されており、内部リード４Ｃ，５Ｃ，６
Ｃはそれぞれ配線４Ｄ。
５Ｄ、６Ｄによりパッケージの外部リード４Ｅ。
５Ｅ、６Ｅに接続している。この場合のパッド４Ａ、５
Ａ、６ＡはすべてＥＣＬ入力のパッドであるものとする
。この場合のＥＣＬ入力端子となる外部リード４Ｅ、５
Ｅ、６Ｅについてはすべて終端抵抗が付加されていない
ものとなっている。
Ａ、６ＡはすべてＥＣＬ入力のパッドであるものとする
。この場合のＥＣＬ入力端子となる外部リード４Ｅ、５
Ｅ、６Ｅについてはすべて終端抵抗が付加されていない
ものとなっている。
本パッケージ内には金属薄膜で形成された終端抵抗１０
が設けられている。この終端抵抗１０の片端子は配線７
Ｃにより引き出され、配線７Ｄを通じてパッケージの外
部リード７Ｅに接続している。また終端抵抗１０の他の
片端子は配線８Ｃにより引き出され、配線８Ｄを通じて
パッケージの外部リード８Ｅに接続している。この終端
抵抗１０も予め形成された時点では所望の要求精度を満
たさない約５０Ωの抵抗として形成されるが、レーザ等
のトリミング処理により、要求精度±１゜０％もしくは
±０．１％に設定している。
が設けられている。この終端抵抗１０の片端子は配線７
Ｃにより引き出され、配線７Ｄを通じてパッケージの外
部リード７Ｅに接続している。また終端抵抗１０の他の
片端子は配線８Ｃにより引き出され、配線８Ｄを通じて
パッケージの外部リード８Ｅに接続している。この終端
抵抗１０も予め形成された時点では所望の要求精度を満
たさない約５０Ωの抵抗として形成されるが、レーザ等
のトリミング処理により、要求精度±１゜０％もしくは
±０．１％に設定している。
ＥＣＬ回路の場合、出力終端抵抗はその出力を有する集
積回路装置により、最も遠端にある負荷の入力端子部に
設けられることが多いことから、−集積回路装置として
は全ての入出力に対応する外部リード毎に高精度の抵抗
を用意しておく必要はなく、終端抵抗の付加が必要であ
る入力端子などに必要に応じ実装基板上の配線接続によ
り付加できれば良いものである。第２図において外部リ
ード４Ｅに終端抵抗１０が必要である場合には、実装基
板上の配線により、外部り−１” ４ Ｅと外部リード
８Ｅを接続し、外部リード７Ｅを終端電位電源に接続す
れば良い。
積回路装置により、最も遠端にある負荷の入力端子部に
設けられることが多いことから、−集積回路装置として
は全ての入出力に対応する外部リード毎に高精度の抵抗
を用意しておく必要はなく、終端抵抗の付加が必要であ
る入力端子などに必要に応じ実装基板上の配線接続によ
り付加できれば良いものである。第２図において外部リ
ード４Ｅに終端抵抗１０が必要である場合には、実装基
板上の配線により、外部り−１” ４ Ｅと外部リード
８Ｅを接続し、外部リード７Ｅを終端電位電源に接続す
れば良い。
［発明の効果コ
以上説明したように本発明は単一のモノリシック集積回
路チップを搭載した集積回路装置において、集積回路装
置のパッケージ本体に回路終端用抵抗素子を形成してお
き、この回路終端用抵抗素子の片端子をパッケージの第
１の外部リードに、他の片端子をパッケージの第２の外
部リードに接続しであることから、集積回路装置を実装
する基板上から終端抵抗として供する単体抵抗部品を除
去でき、その結果、基板上の部品の実装密度が上がり、
装置の小型化を画ることかできる効果を有する。
路チップを搭載した集積回路装置において、集積回路装
置のパッケージ本体に回路終端用抵抗素子を形成してお
き、この回路終端用抵抗素子の片端子をパッケージの第
１の外部リードに、他の片端子をパッケージの第２の外
部リードに接続しであることから、集積回路装置を実装
する基板上から終端抵抗として供する単体抵抗部品を除
去でき、その結果、基板上の部品の実装密度が上がり、
装置の小型化を画ることかできる効果を有する。
本発明の実施例ではＥＣＬ回路用の５０Ωの終端抵抗の
場合を論じたが、ＴＴＬ回路のプルアップ抵抗等、他の
終端抵抗の場合に適用しても同様の効果が得られること
は言うまでもない。
場合を論じたが、ＴＴＬ回路のプルアップ抵抗等、他の
終端抵抗の場合に適用しても同様の効果が得られること
は言うまでもない。
第１図は本発明の第１の実施例を示すバツケージ内の部
分拡大平面図、第２図は本発明の第２の実施例であるパ
ッケージ内の部分拡大平面図である。 １．７・・・・・・・ＬＳＩチップ、 ２、 ３． ４． ８． ９・・・パッケージ層間絶縁
膜、５．４Ｂ、５Ｂ、６Ｂ・・・ボンディングワイヤ、
６、’ ＩＦ、 ２Ｆ、 ３Ｆ、 ７Ｃ，８Ｃ
，４Ｄ、 ５Ｄ。 ６Ｄ、７Ｄ、８Ｄ・・ ・・・・・・配線、ＩＡ、２Ａ
、３Ａ、４Ａ、５Ａ、６Ａ・・パッド、ＩＢ、 ２Ｂ
、 ３Ｂ ・ ・ ・ ・ ＴＡＢ リード、ＩＣ
，２Ｃ，３Ｃ，ＩＤ、２Ｄ、３Ｄ、４Ｃ，５Ｃ，６Ｃ・
・・・・・内部リード、 １０、ＩＥ、２Ｅ、３Ｅ・・・・終端抵抗、１Ｇ、
２Ｇ、 ３Ｇ、 ４Ｅ、 ５Ｅ、 ６Ｅ、
７Ｅ、 ８Ｅ・・・・外部リード。 特許出願人 日本電気株式会社 代理人 弁理士 桑 井 清 − 第１図 □−一 ．８゜ ℃ Ｃ 〕 １０繕鳩怖仇
分拡大平面図、第２図は本発明の第２の実施例であるパ
ッケージ内の部分拡大平面図である。 １．７・・・・・・・ＬＳＩチップ、 ２、 ３． ４． ８． ９・・・パッケージ層間絶縁
膜、５．４Ｂ、５Ｂ、６Ｂ・・・ボンディングワイヤ、
６、’ ＩＦ、 ２Ｆ、 ３Ｆ、 ７Ｃ，８Ｃ
，４Ｄ、 ５Ｄ。 ６Ｄ、７Ｄ、８Ｄ・・ ・・・・・・配線、ＩＡ、２Ａ
、３Ａ、４Ａ、５Ａ、６Ａ・・パッド、ＩＢ、 ２Ｂ
、 ３Ｂ ・ ・ ・ ・ ＴＡＢ リード、ＩＣ
，２Ｃ，３Ｃ，ＩＤ、２Ｄ、３Ｄ、４Ｃ，５Ｃ，６Ｃ・
・・・・・内部リード、 １０、ＩＥ、２Ｅ、３Ｅ・・・・終端抵抗、１Ｇ、
２Ｇ、 ３Ｇ、 ４Ｅ、 ５Ｅ、 ６Ｅ、
７Ｅ、 ８Ｅ・・・・外部リード。 特許出願人 日本電気株式会社 代理人 弁理士 桑 井 清 − 第１図 □−一 ．８゜ ℃ Ｃ 〕 １０繕鳩怖仇
Claims (2)
- （１）単一のモノリシック集積回路チップを搭載した集
積回路装置において、集積回路装置のパッケージ本体に
回路終端用抵抗素子が形成されており、前記回路終端用
抵抗素子の片端子はパッケージの第１の外部リードに接
続され、他の片端子はパッケージの第２の外部リードに
接続されている構成を有することを特徴とする集積回路
装置。 - （２）第２の外部リードに対しては、ボンディング等の
外的手段により接続がなされている特許請求範囲１項記
載の集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62276601A JP2569617B2 (ja) | 1987-10-30 | 1987-10-30 | 集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62276601A JP2569617B2 (ja) | 1987-10-30 | 1987-10-30 | 集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01119047A true JPH01119047A (ja) | 1989-05-11 |
| JP2569617B2 JP2569617B2 (ja) | 1997-01-08 |
Family
ID=17571715
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62276601A Expired - Lifetime JP2569617B2 (ja) | 1987-10-30 | 1987-10-30 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2569617B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5861664A (en) * | 1996-03-18 | 1999-01-19 | Nec Corporation | LSI package and manufacturing method thereof |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5815264A (ja) * | 1981-07-21 | 1983-01-28 | Nec Corp | マルチチツプパツケ−ジ |
| JPS58109275U (ja) * | 1982-01-19 | 1983-07-25 | 株式会社リコー | 混成集積回路 |
| JPS59182947U (ja) * | 1983-05-24 | 1984-12-06 | ロ−ム株式会社 | 半導体装置 |
| JPS6284970U (ja) * | 1985-11-15 | 1987-05-30 | ||
| JPS62122372U (ja) * | 1986-01-24 | 1987-08-03 |
-
1987
- 1987-10-30 JP JP62276601A patent/JP2569617B2/ja not_active Expired - Lifetime
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5815264A (ja) * | 1981-07-21 | 1983-01-28 | Nec Corp | マルチチツプパツケ−ジ |
| JPS58109275U (ja) * | 1982-01-19 | 1983-07-25 | 株式会社リコー | 混成集積回路 |
| JPS59182947U (ja) * | 1983-05-24 | 1984-12-06 | ロ−ム株式会社 | 半導体装置 |
| JPS6284970U (ja) * | 1985-11-15 | 1987-05-30 | ||
| JPS62122372U (ja) * | 1986-01-24 | 1987-08-03 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5861664A (en) * | 1996-03-18 | 1999-01-19 | Nec Corporation | LSI package and manufacturing method thereof |
| EP0797254A3 (en) * | 1996-03-18 | 1999-07-28 | Nec Corporation | LSI package and manufacturing method thereof |
| US6153447A (en) * | 1996-03-18 | 2000-11-28 | Nec Corporation | LSI package and manufacturing method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2569617B2 (ja) | 1997-01-08 |
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