JPS58157146A - 半導体装置 - Google Patents
半導体装置Info
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- JPS58157146A JPS58157146A JP57039647A JP3964782A JPS58157146A JP S58157146 A JPS58157146 A JP S58157146A JP 57039647 A JP57039647 A JP 57039647A JP 3964782 A JP3964782 A JP 3964782A JP S58157146 A JPS58157146 A JP S58157146A
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- Japan
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- semiconductor chip
- photosensitive resin
- chip
- side electrode
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- Pending
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/072—Connecting or disconnecting of bump connectors
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistors
- H05K3/303—Assembling printed circuits with electric components, e.g. with resistors with surface mounted components
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistors
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits by soldering
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- H05K3/3431—Leadless components
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-
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- H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
- H10W72/281—Auxiliary members
- H10W72/285—Alignment aids, e.g. alignment marks
Landscapes
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（−）発明の技術分野
本発明は半導体装置に係り、さらに具体的には半導体チ
ップと基板とを７エイスダ中ンぎンディンダしてなる構
成の半導体装置における接Ｈｅ１ｌ造の改良に関するも
のである。
ップと基板とを７エイスダ中ンぎンディンダしてなる構
成の半導体装置における接Ｈｅ１ｌ造の改良に関するも
のである。
（旬 従来技術と問題点
半導体チップに例えば受動素子や能動素子を形成し、そ
の半導体チップとは別の基板に配線や受動素子あるいは
能動素子等醗形威し、それら半導体チップと基板とを対
向配置して接続する拳、いわゆる７エイスダウンｌンデ
イング法は周知である。
の半導体チップとは別の基板に配線や受動素子あるいは
能動素子等醗形威し、それら半導体チップと基板とを対
向配置して接続する拳、いわゆる７エイスダウンｌンデ
イング法は周知である。
このような７エイスダウンボンデイング法で半導体チッ
プと基板とを接続するには、一般に半導体チップ表面に
チップ側電極を配設し、また基板表面にも基板側電極を
配−して、それらチップ側電極あるいは基板側電極に例
えばインジウムや錫鉛合金のような導電バンプな形成す
る。そして前記チップ側電極と基板側電極とを位置合せ
するとともに半導体チップと基板とが所定の間隙になる
よう、例えばメンディング装置によって調整した状態で
、前記導電バンプで溶着することにより、チップ側電極
と基板側電極とを導電バンプを介して接続するようにな
っている。このように半導体チフッと基板との間ｌｌｌ
なボンデインダ装置で調整するのであるが、そのｗ整時
に間隙が所定の間隙よりも小さくなることがある。その
際、導電バンプに必要以上の圧力が加わり、そのバンプ
に変形を一ソ 生じ、導電パンツ相互間のピンチが狭い場合には電極間
の短絡を招くことがある。また電極間の短絡にまで到ら
なくても、チップ側電極や基板側電極にも必要以上の圧
力が加わり、その結果、能動素子の特性劣化等の悪影響
を与える等の闘■があった。
プと基板とを接続するには、一般に半導体チップ表面に
チップ側電極を配設し、また基板表面にも基板側電極を
配−して、それらチップ側電極あるいは基板側電極に例
えばインジウムや錫鉛合金のような導電バンプな形成す
る。そして前記チップ側電極と基板側電極とを位置合せ
するとともに半導体チップと基板とが所定の間隙になる
よう、例えばメンディング装置によって調整した状態で
、前記導電バンプで溶着することにより、チップ側電極
と基板側電極とを導電バンプを介して接続するようにな
っている。このように半導体チフッと基板との間ｌｌｌ
なボンデインダ装置で調整するのであるが、そのｗ整時
に間隙が所定の間隙よりも小さくなることがある。その
際、導電バンプに必要以上の圧力が加わり、そのバンプ
に変形を一ソ 生じ、導電パンツ相互間のピンチが狭い場合には電極間
の短絡を招くことがある。また電極間の短絡にまで到ら
なくても、チップ側電極や基板側電極にも必要以上の圧
力が加わり、その結果、能動素子の特性劣化等の悪影響
を与える等の闘■があった。
＜ｃ＞ 発明の目的
本発明は前述の点に鑑みなされたもので、半導体チップ
と基板とを７エイスダ※ンｌンデイングする際に、半導
体チップと基板との間隙を所定の間隙に保持できる構造
の半導体装置の提供を目的とするものである。
と基板とを７エイスダ※ンｌンデイングする際に、半導
体チップと基板との間隙を所定の間隙に保持できる構造
の半導体装置の提供を目的とするものである。
（→ 発明の構成
本発明による半導体装置は、半導体チップ表面に配設し
たチップ側電極と、前記半導体チップとは別の基板表面
に配設した基板側電極とを導電バンプを介して７エイス
ダウンボンデイングしてなる構成において、前記半導体
チップと基板との間に感光性＊ｍからなるスペーサを介
在させたことを特徴とするものである。
たチップ側電極と、前記半導体チップとは別の基板表面
に配設した基板側電極とを導電バンプを介して７エイス
ダウンボンデイングしてなる構成において、前記半導体
チップと基板との間に感光性＊ｍからなるスペーサを介
在させたことを特徴とするものである。
（−）発明の実施例
以下本発明の実施例につき図面を参照して説明する。
第１図は本発明による半導体装置の構造を説明するため
の概念的に示した要部断面図であり、第２図は本発明に
よる半導体装置における半導体チップの構造を説明する
ための概念的に示したＩ’部上面図であって第１図と同
等部分には同一符号を付しである。両図において、１は
半導体チップであって、その半導体チップ１表面にはチ
ップ側電極２が配設してあり、さらにそれらチップ側電
極２上にはインジウムや錫鉛合金のような導電バンプ８
が形成しである。また４は基板であって、その基板４表
面には基板電極５（第１図参照）が配設しである。そし
て第１図に示すように、前記半導体チップ１表面に配設
されたチップ側電極２と基板４表面に配設された基板（
１１ＥＩｉ５とが位置合せされ、各チップ側電極２とそ
れらに対応する基板側電極５とは導電バンプ８で溶着さ
れて接続がなされている。ここまでの構造は従来のもの
とさして変らないが、本発明による半導体装置の従来の
ものと異なるのは、例えば半導体チップ１慶而の周辺部
に形成されたスペー？６が半導体チップ１と基板４との
間に介在させである点である。
の概念的に示した要部断面図であり、第２図は本発明に
よる半導体装置における半導体チップの構造を説明する
ための概念的に示したＩ’部上面図であって第１図と同
等部分には同一符号を付しである。両図において、１は
半導体チップであって、その半導体チップ１表面にはチ
ップ側電極２が配設してあり、さらにそれらチップ側電
極２上にはインジウムや錫鉛合金のような導電バンプ８
が形成しである。また４は基板であって、その基板４表
面には基板電極５（第１図参照）が配設しである。そし
て第１図に示すように、前記半導体チップ１表面に配設
されたチップ側電極２と基板４表面に配設された基板（
１１ＥＩｉ５とが位置合せされ、各チップ側電極２とそ
れらに対応する基板側電極５とは導電バンプ８で溶着さ
れて接続がなされている。ここまでの構造は従来のもの
とさして変らないが、本発明による半導体装置の従来の
ものと異なるのは、例えば半導体チップ１慶而の周辺部
に形成されたスペー？６が半導体チップ１と基板４との
間に介在させである点である。
これらスペーサ６は感光性樹脂からなり、その形成方法
は半導体基板１表面に、まず感光性樹脂を例えばスピン
ナ等で所定の膜厚で塗布し、その感光性樹脂膜を通常の
写真露光法によりパターンニングしたものである。この
ような感光性樹脂からなるスペーサ６の厚みは、感光性
樹脂膜を塗布すす る際のスピンナ速度や感光性樹脂の粘膚等Φ関整するこ
とにより、容易に所定の値に形成することができる。
は半導体基板１表面に、まず感光性樹脂を例えばスピン
ナ等で所定の膜厚で塗布し、その感光性樹脂膜を通常の
写真露光法によりパターンニングしたものである。この
ような感光性樹脂からなるスペーサ６の厚みは、感光性
樹脂膜を塗布すす る際のスピンナ速度や感光性樹脂の粘膚等Φ関整するこ
とにより、容易に所定の値に形成することができる。
このようにして形成されたスペーｆ６を半導体チップ１
と基板４との間に介在させることにより、それらスペー
サ６で半導体チップ１と基板４との間隙が所定の間隙に
保持されることとなる。かくして、半導体チップ１と基
板４とを７エイスダウンｌンデイングする際、導電バン
プ８に必要以上の圧力が加わることなくチップ側電極２
と基板側電極６とが導電バンプ８を介して接続されるこ
ととなる・その緒畢、導電パン’；／Ｉｆ）ＩＩ層ド起
因する電極間の短絡や、チップ側′−極２や基板側電極
６に必要以上の圧力が加わることによって生じていた能
動素子の特性劣化等の障害は除来される。
と基板４との間に介在させることにより、それらスペー
サ６で半導体チップ１と基板４との間隙が所定の間隙に
保持されることとなる。かくして、半導体チップ１と基
板４とを７エイスダウンｌンデイングする際、導電バン
プ８に必要以上の圧力が加わることなくチップ側電極２
と基板側電極６とが導電バンプ８を介して接続されるこ
ととなる・その緒畢、導電パン’；／Ｉｆ）ＩＩ層ド起
因する電極間の短絡や、チップ側′−極２や基板側電極
６に必要以上の圧力が加わることによって生じていた能
動素子の特性劣化等の障害は除来される。
またスペーサ６は前述のようにその厚みが極めて容易に
設定できると同時に、感光性樹脂を用いるので、微少な
半導体チップ１表面にも写真露光法で容易に所定形状の
スペーすを形成することができる。
設定できると同時に、感光性樹脂を用いるので、微少な
半導体チップ１表面にも写真露光法で容易に所定形状の
スペーすを形成することができる。
（Ｊ５ 発明の効果
以上の説明から明らかなように本発明によれば、半導体
チップと基板とを７エイスダウンポンデイングする際、
半導体チップと基板との間隙を所定の間随に保持するこ
とができ、心安以上の圧力が４電バンプに加わるのを防
止し得て、その必要以上の圧力が導電バンプに加わるこ
とに起因する障害を除責することができ、半導体装置の
製造歩留りの向上ができる利点を有する。
チップと基板とを７エイスダウンポンデイングする際、
半導体チップと基板との間隙を所定の間随に保持するこ
とができ、心安以上の圧力が４電バンプに加わるのを防
止し得て、その必要以上の圧力が導電バンプに加わるこ
とに起因する障害を除責することができ、半導体装置の
製造歩留りの向上ができる利点を有する。
４、 Ｆ！Ｉ！ＪｒｋＪの簡単な説明Ｍｌ、図は本発
明による半導体装置の構造を説明するための概念的に示
した要部断面図、１４２図は本発明による半導体装置に
おける半導体チップの構造を説明するための概念的に示
した要部上面図である。
明による半導体装置の構造を説明するための概念的に示
した要部断面図、１４２図は本発明による半導体装置に
おける半導体チップの構造を説明するための概念的に示
した要部上面図である。
図において、１は半導体チップ、２はチップ側電極、８
は導電バンプ、４は基板、ｂは基板側電極、６はスペー
サをそれぞれ示す。
は導電バンプ、４は基板、ｂは基板側電極、６はスペー
サをそれぞれ示す。
第１図
第２図
＝１
Claims (1)
- 半導体チップ表面に配設したチップ側電極と１前記半導
体チップとは別の基＃ｉｍ函に配設した基板側電極とを
導電パンツを介してフェイスダウンプンディングしてな
る構成において、前記半導体チップと基板との間に感光
性樹脂からなるスペーサを介在さ曽たことを特徴とする
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57039647A JPS58157146A (ja) | 1982-03-12 | 1982-03-12 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57039647A JPS58157146A (ja) | 1982-03-12 | 1982-03-12 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58157146A true JPS58157146A (ja) | 1983-09-19 |
Family
ID=12558870
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57039647A Pending JPS58157146A (ja) | 1982-03-12 | 1982-03-12 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58157146A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60119737A (ja) * | 1983-11-25 | 1985-06-27 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 背高半田接続体を形成する方法 |
| JPS6258649A (ja) * | 1985-09-09 | 1987-03-14 | Fuji Electric Co Ltd | 半導体装置 |
| JPH06295937A (ja) * | 1993-03-26 | 1994-10-21 | Nec Corp | 光電素子の実装方法 |
| JPH07235566A (ja) * | 1994-02-22 | 1995-09-05 | Nec Corp | 光素子の実装構造 |
| US6946732B2 (en) * | 2000-06-08 | 2005-09-20 | Micron Technology, Inc. | Stabilizers for flip-chip type semiconductor devices and semiconductor device components and assemblies including the same |
| US7595228B2 (en) | 2003-03-25 | 2009-09-29 | Fujitsu Limited | Method for manufacturing electronic component-mounted board |
| US8101459B2 (en) | 2001-08-24 | 2012-01-24 | Micron Technology, Inc. | Methods for assembling semiconductor devices in stacked arrangements by positioning spacers therebetween |
| JPWO2022239711A1 (ja) * | 2021-05-10 | 2022-11-17 |
-
1982
- 1982-03-12 JP JP57039647A patent/JPS58157146A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60119737A (ja) * | 1983-11-25 | 1985-06-27 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 背高半田接続体を形成する方法 |
| JPS6258649A (ja) * | 1985-09-09 | 1987-03-14 | Fuji Electric Co Ltd | 半導体装置 |
| JPH06295937A (ja) * | 1993-03-26 | 1994-10-21 | Nec Corp | 光電素子の実装方法 |
| JPH07235566A (ja) * | 1994-02-22 | 1995-09-05 | Nec Corp | 光素子の実装構造 |
| US6946732B2 (en) * | 2000-06-08 | 2005-09-20 | Micron Technology, Inc. | Stabilizers for flip-chip type semiconductor devices and semiconductor device components and assemblies including the same |
| US7041533B1 (en) | 2000-06-08 | 2006-05-09 | Micron Technology, Inc. | Stereolithographic method for fabricating stabilizers for semiconductor devices |
| US8101459B2 (en) | 2001-08-24 | 2012-01-24 | Micron Technology, Inc. | Methods for assembling semiconductor devices in stacked arrangements by positioning spacers therebetween |
| US7595228B2 (en) | 2003-03-25 | 2009-09-29 | Fujitsu Limited | Method for manufacturing electronic component-mounted board |
| JPWO2022239711A1 (ja) * | 2021-05-10 | 2022-11-17 | ||
| WO2022239711A1 (ja) * | 2021-05-10 | 2022-11-17 | 株式会社村田製作所 | 半導体装置及びモジュール |
| US12431290B2 (en) | 2021-05-10 | 2025-09-30 | Murata Manufacturing Co., Ltd. | Semiconductor device and module |
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